半导体器件及其制造方法技术

本发明专利技术的实施例提供了一种半导体器件，包括：第一层间介电(ILD)层，设置在衬底上方；以及第一金属配线图案，形成在第一层间介电层中并且沿着与衬底平行的第一方向延伸。在沿横穿第一方向且与衬底平行的第二方向的截面中，第一金属配线图案的顶部被第一二维材料层覆盖。本发明专利技术的实施例还提供了另一种半导体器件和制造半导体器件的方法。

【技术实现步骤摘要】
半导体器件及其制造方法
本公开涉及半导体集成电路，更具体地，涉及具有带二维材料层的金属配线结构的半导体器件和其制造工艺。
技术介绍
随着半导体工艺引入具有更高性能和更大功能的新一代集成电路(IC)，已经采用设置在诸如晶体管的底层电子器件上方的多层金属配线结构。为了满足更高速度和更可靠的要求，已经开发出高级金属配线形成方法。
技术实现思路
根据本公开的实施例，提供了一种半导体器件，包括：第一层间介电(ILD)层，设置在衬底上方；以及第一金属配线图案，形成在第一层间介电层中并且沿着与衬底平行的第一方向延伸。在沿横穿第一方向且与衬底平行的第二方向的截面中，第一金属配线图案的顶部被第一二维材料层覆盖。根据本公开的实施例，提供了一种半导体器件，包括：第一层间介电(ILD)层，设置在衬底上方；第一金属配线图案，形成在第一层间介电层中并且沿着平行于衬底的第一方向延伸；第二ILD层，设置在第一ILD层和第一金属配线图案上方；以及第二金属配线图案，形成在第二ILD层中并且连接到第一金属配线图案。在沿横穿第一方向并且与衬底平行的第二方向的截面中，第二金属配线图案的顶部被第一二维材料层覆盖。根据本公开的实施例，提供了一种制造半导体器件的方法，包括：在衬底上方形成第一层间介电层。在第一层间介电层中形成第一凹槽。在第一凹槽中形成金属配线图案。在金属配线图案的顶部上形成二维材料层。附图说明当结合参考附图进行阅读时，根据下文具体的描述可以更好地理解本公开。应该强调，根据工业中的标准实践，各个部件未按比例绘出且仅用于示出的目的。事实上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1至图13示出了根据本公开一个实施例的用于制造半导体器件的顺序工艺的示例性截面视图。图14至图17示出了根据本公开另一个实施例的用于制造半导体器件的顺序工艺的示例性截面视图。图18至图23示出了根据本公开另一个实施例的用于制造半导体器件的顺序工艺的截面视图。图24至图25示出了根据本公开另一个实施例的用于制造半导体器件的顺序工艺的截面视图。具体实施方式应该理解，以下公开提供了用于实现本专利技术不同特征的许多不同实施例或实例。以下描述了部件和配置的具体实施例或实例以简化本专利技术。当然，这些仅仅为实例而不用于限制。例如，元件的尺寸并不限于所公开的范围或数值，而是可依据器件的工艺条件和/或者期望的属性。此外，在以下描述中第一部件形成在第二部件上方或第二部件上包括第一和第二部件被形成为直接接触的实施例，并且还可以包括形成插入第一和第二部件之间的附加部件以使第一和第二部件不直接接触的实施例。为了简化和清楚的目的，图中各个部件可以按不同比例任意绘制。此外，为了便于描述，诸如“在…下面”、“在…下方”、“下”、“在…上方”、“上”等空间相对位置术语在本文中可以用于描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中描述的方位外，这些空间相对位置术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并因此对本文中使用的空间相对位置描述符进行同样的解释。另外，术语“由…制成”可意味着“包括”或“由…组成”。图1至图13是根据本公开一个实施例的用于制造半导体器件的顺序工艺的示例性截面视图。图1至图13示例了制造一个或多个形成在衬底之上的金属配线层(配线水平)的示例性顺序工艺。虽然存在构成衬底和金属配线层之间的半导体器件(这以后称作“下方的结构”)的诸如晶体管或其它元件(例如，接触件等)的核心结构，但为了简单起见在图1至图13中省略了这些元件的详细示例说明。应当理解，在图1至图13示出的工艺之前、期间和之后能够提供另外的操作，并且对于本方法的另外实施例而言下面描述的一些操作能够被替换或删除。操作/工艺的顺序可以是互换的。如图1所示，第一层间介电(ILD)层10形成在设置于衬底1上方的底层结构5上方。底层结构5包括晶体管、电阻器、电容器、局部配线、隔离层和/或器件隔离层。层间介电层还可被称为金属间介电(IMD)层。第一ILD层10由例如氧化硅基材料、氮化硅基材料和低k介电材料中的一层或多层制成。低k介电材料具有低于约3.5的k值(介电常数)。一些低k介电材料具有低于约3.5的k值，并且具有低于约2.5的k值。氧化硅基材料包括氧化硅、SiON、SiOC或者SiOCN、SiCOH，并且氮化硅基材料包括氮化硅、SiON、SiCN或者SiOCN。诸如聚合物的有机材料可用于第一ILD层10。例如，第一ILD层10由含碳材料、有机硅酸盐玻璃、含多孔材料和/或其组合的一层或多层制成。在一些实施例中，氮也可被包括在第一ILD层10中。第一ILD层10可以是多孔层。在一个实施例中，第一ILD层10的密度小于约3g/cm3，并且在另一个实施例中小于约2.5g/cm3。第一ILD层10可通过使用例如等离子增强化学汽相沉积(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)和/或旋涂技术形成。在PECVD情况下，薄膜以范围在约25℃至约400℃之间的衬底温度和以小于100托的压力沉积。在一些实施例中，第一ILD层可包括层间绝缘膜和线间绝缘膜，使得金属配线可主要在金属间绝缘膜中形成。层间绝缘膜可包括SiOC膜并且线间绝缘膜可包括TEOS(四乙基原硅酸盐)膜。形成金属配线图案的操作包括镶嵌工艺。在镶嵌工艺中，金属材料的一层或多层可形成在第一凹槽15和第一ILD层10的上表面中，并且实施诸如化学机械抛光(CMP)方法和/或回蚀刻方法的平坦化工艺以去除金属材料的形成在第一ILD层10的上表面上的部分。如图2所示，第一凹槽15通过使用包括光刻和蚀刻工艺的图案化操作形成在第一ILD层10中。在一些实施例中，连接到底层结构中的一个或多个元件的一个或多个通孔(接触孔)(未示出)可形成在第一凹槽的底部。在一些实施例中，第一凹槽15包括作为通孔部分的下部和作为配线部分的在Y方向延伸的上部，此处Z方向是堆叠方向(衬底的法线方向)。在一些实施例中，蚀刻停止层12可被使用以限定凹槽15的底部。在这种情况下，第一ILD层10可包括下方第一ILD层10A和上方第一ILD层10B，且蚀刻停止层12插入在这两者之间。用于下方第一ILD层10A和上方第一ILD层10B的材料可以相同或不同。如果没有使用蚀刻停止层，可通过控制蚀刻时间或凹槽蚀刻的蚀刻速率来控制凹槽的深度。如图3所示，由导电材料制成的阻挡层20形成在第一ILD10上方和凹槽15内部。阻挡层20包括TiN、TaN和Ti中的一层或多层。在一些实施例中，阻挡层20的厚度在约0.5nm到约7nm的范围内。阻挡层20能够通过化学汽相沉积(CVD)、包括溅射的物理汽相沉积(PVD)、原子层沉积(ALD)、无极电镀和/或化学电镀形成。在阻挡层20形成后，形成金属层30，如图4所示。用于金属层30的金属材料是Al、Cu、Co、Mn、W、Ni、Ti、Ta、Ru、Rh、Ir、Mo或其合金、TiN、TaN、TiW、WN、TiAl、TiAlN、TaC、TaCN、NiSi以及TiSiN的一层或多层。在一个实施例中，金属层30包括Cu和Cu合金(例如CuMn)或Ni。随后，如图5所示，通过CMP去除设置在第一ILD本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一层间介电(ILD)层，设置在衬底上方；以及第一金属配线图案，形成在所述第一层间介电层中并且沿着与所述衬底平行的第一方向延伸，其中：在沿横穿所述第一方向且与所述衬底平行的第二方向的截面中，所述第一金属配线图案的顶部被第一二维材料层覆盖。

【技术特征摘要】
2016.07.26 US 15/220,0781.一种半导体器件，包括：第一层间介电(ILD)层，设置在衬底上方；以及第一金属配线图案，形成在所述第一层间介电层中并且沿着与所述衬底平行的第一方向延伸，其中：在沿横穿所述第一方向且与所述衬底平行的第二方向的截面中，所述第一金属配线图案的顶部被第一二维材料层覆盖。2.根据权利要求1所述的半导体器件，其中，所述第一二维材料层包括石墨烯。3.根据权利要求1所述的半导体器件，其中，所述第一二维材料层包括过渡金属硫族化合物(TMD)。4.根据权利要求3所述的半导体器件，其中，所述过渡金属硫族化合物包括MoS2、WS2和NbSe2中的一者。5.根据权利要求1所述的半导体器件，其中，所述第一二维材料层包括BN。6.根据权利要求1所述的半导体器件，其中，在所述截面中，所述第一金属配线图案的侧面和底部被所述第一二维材料层覆盖。7.根据权利要求1所述的半导体器件，其...

【专利技术属性】
技术研发人员：李明翰，眭晓林，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71