制造半导体器件的方法技术

半导体器件的制造方法包括在衬底上交替地堆叠模制绝缘层和牺牲层；形成穿过所述模制绝缘层和所述牺牲层的沟道孔，并使得在所述衬底中形成凹进区域；以下述方式清洁凹进区域的表面：在沟道孔的上部区域中形成第一保护层和对沟道孔的下部的凹进区域执行各向异性干蚀刻工艺的过程在原位交替地重复一次或多次；以及在衬底的凹进区域上形成外延层。

A method of manufacturing semiconductor devices

【技术实现步骤摘要】
制造半导体器件的方法相关申请的交叉引用本申请要求于2016年7月27日在韩国知识产权局提交的韩国专利申请No.10-2016-0095729的优先权，其公开内容通过引用整体并入本文中。
本公开涉及制造半导体器件的方法。
技术介绍
电子产品在尺寸方面逐渐减小，但仍预期处理大容量数据。因此，期望增加用于电子产品中的半导体存储器件中的集成度。为了增加半导体器件中的集成度，已经提出了具有垂直晶体管结构而不是平面晶体管结构的半导体器件。
技术实现思路
本公开的多个方面可以提供一种制造具有改进可靠性的半导体器件的方法。根据本公开的一个方面，制造半导体器件的方法可以包括：在衬底上交替地堆叠模制绝缘层和牺牲层；形成穿过所述模制绝缘层和所述牺牲层的沟道孔，并使得在所述衬底中形成凹进区域；以下述方式清洁所述凹进区域的表面：在所述沟道孔的上部区域中形成第一保护层以及对所述沟道孔的下部中的凹进区域执行各向异性干蚀刻工艺的过程可以在原位交替地重复一次或多次；以及在所述衬底的凹进区域上形成外延层。根据本公开的一个方面，制造半导体器件的方法可以包括：在衬底上交替地堆叠模制绝缘层和牺牲层；形成穿过所述模制绝缘层和所述牺牲层的沟道孔，并使得在所述衬底中形成凹进区域；以下述方式清洁所述凹进区域的表面：在所述沟道孔的上部区域中形成第一保护层以及对所述凹进区域执行各向异性干蚀刻工艺的过程可以在原位交替地重复一次或多次；在所述衬底的凹进区域中形成外延层；形成栅极电介质层和第一半导体层，覆盖所述沟道孔的侧壁和所述外延层的顶表面；以下述方式在所述栅极电介质层上形成间隔物：在所述沟道孔的上部区域中形成第二保护层和对所述第一半导体层执行各向异性干蚀刻工艺的过程可以在原位交替地重复一次或多次；以下述方式去除所述外延层的顶表面上的栅极电介质层的一部分：在所述沟道孔的上部区域中形成第三保护层和使用间隔物作为蚀刻掩模对所述栅极电介质层执行各向异性干蚀刻工艺的过程可以在原位交替地重复一次或多次；以及在所述沟道孔中形成连接到所述外延层的第二半导体层。根据本公开的一个方面，制造半导体器件的方法可以包括以交替方式在衬底上堆叠模制绝缘层和牺牲层。可以形成沟道孔，所述沟道孔延伸穿过每一个所述模制绝缘层、每一个所述牺牲层，并且超过所述衬底的顶表面。在所述沟道孔中，可以形成在衬底的顶表面上方和下方两者都延伸的外延层。在所述沟道孔的侧壁上，可以形成沟道层，并且在沟道层的侧壁上，可以形成栅极电介质层。所述栅极电介质层可以包括隧穿层、电荷俘获层和阻挡层。附图说明根据结合附图给出的以下具体描述，将更清楚地理解本公开的上述和其他方面、特征和其它优点，在附图中：图1是根据本公开的多个方面的半导体器件的示意性框图；图2是根据本公开的多个方面的半导体器件的存储单元阵列的等效电路图；图3是根据本公开的多个方面的半导体器件的存储单元串的结构的示意性透视图；图4A至4C是根据本公开的多个方面的栅极电介质层的横截面图，并且示出了与图3中的区域‘A’相对应的区域；图5A至5N是主要操作的示意图，示出了根据本公开的多个方面的制造半导体器件的方法；以及图6是根据本公开的多个方面的半导体器件的结构的示意性透视图。具体实施方式以下参照附图，在下面将描述本公开的多个方面。图1是根据本公开的多个方面的半导体器件的示意性框图。参考图1，根据示例实施例的半导体器件10可以包括存储单元阵列20、行解码器30和核心逻辑电路55。核心逻辑电路55可以包括读/写电路40和控制电路50。存储单元阵列20可以包括以多个行和列排列的多个存储单元。包括在存储单元阵列20中的多个存储单元可以通过字线(WL)、公共源极线(CSL)、串选择线(SSL)、接地选择线(GSL)等连接到行解码器30，并且可以通过位线(BL)连接到读/写电路40。在示例实施例中，排列在同一行中的多个存储单元可以连接到相同的WL，而排列在同一列中的多个存储单元可以连接到相同的BL。包括在存储单元阵列20中的多个存储单元可以被划分为多个存储块。相应的存储块可以包括多个WL、多个SSL、多个GSL、多个BL和至少一个CSL。行解码器30可以从外部源接收地址信息，并且可以对所接收的地址信息进行解码，从而选择连接到存储单元阵列20的WL、CSL、SSL和GSL的至少一部分。读/写电路40可以根据由控制电路50接收的命令来选择连接到存储单元阵列20的BL的至少一部分。读/写电路40可以读取存储在连接到BL的至少一个选择部分的存储单元中的数据，或者可以将数据记录在连接到BL的至少一个选择部分的存储单元中。为了执行如上所述的操作，读/写电路40可以包括例如页缓冲器、输入/输出缓冲器、数据锁存器等的电路。控制电路50可以响应于从外部源发送的控制信号CTRL来控制行解码器30和读/写电路40的操作。在读取存储在存储单元阵列20中的数据的情况下，控制电路50可以控制行解码器30的操作，以使得将读操作所需的电压供应给与存储要读取的数据的存储单元相连的WL。在将读取操作所需的电压供应给特定WL的情况下，控制电路50可以控制以使得读/写电路40读取存储在与WL相连的存储单元中的数据，所述WL接收读取操作所需的电压。附加地和/或备选地，在将数据写入存储单元阵列20的情况下，控制电路50可以控制行解码器30的操作，以使得将写入操作所需的电压供应给与存储单元相连的WL以便写入数据。在将写入操作所需的电压供应给特定WL的情况下，控制电路50可以控制读/写电路40以使得将数据写入与WL相连的存储单元，所述WL接收写入操作所需的电压。图2是根据本公开的多个方面的半导体器件的存储单元阵列的等效电路图。参考图2，存储单元阵列可以包括串联连接的n个存储单元晶体管MC1至MCn、串联连接到存储单元晶体管MC1至MCn的相对端的接地选择晶体管(GST)以及包括串选择晶体管(SST)的多个存储单元串。串联连接的N个存储单元晶体管MC1至MCn可以分别连接到WLWL-WLn，以便选择存储单元晶体管MC1至MCn的至少一部分。GST的栅极端子可以连接到GSL，而GST的源极端子可以连接到CSL。SST的栅极端子可以连接到SSL，而SST的源极端子可以连接到存储单元晶体管MCn的漏极端子。图2示出了将单个GST和单个SST连接到串联连接的n个存储单元晶体管MC1至MCn的结构。然而备选地，可以将多个GST或多个SST连接到其上。SST的漏极端子可以连接到BLBL1至BLm。在通过SSL将信号施加到SST的栅极端子的情况下，通过BLBL1至BLm施加的信号可以被发送到串联连接的n个存储单元晶体管MC1至MCn，使得可以进行数据读取操作或者数据写入操作。此外，可以通过在衬底中形成的阱区域来施加预定电平的擦除电压，因此可以进行擦除存储在n个存储单元晶体管MC1至MCn中的数据的擦除操作。图3是根据本公开的多个方面的半导体器件的存储单元串的结构的示意性透视图。参考图3，半导体器件100可以包括衬底101、在垂直于衬底101的顶表面的方向上延伸的沟道孔CH、设置在沟道孔CH中的沟道层150以及沿着沟道孔CH的侧壁堆叠的模制绝缘层120和栅电极130。此外，半导体器件100还可以包括设置在沟道层150和衬底101之间的本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：在衬底上交替地堆叠模制绝缘层和牺牲层；形成多个穿过所述模制绝缘层和所述牺牲层的沟道孔，并使得在所述衬底中形成多个凹进区域；清洁所述多个凹进区域的表面，其中在所述沟道孔的上部区域中形成第一保护层和对所述沟道孔的下部的凹进区域执行各向异性干蚀刻工艺的过程在原位交替地重复一次或多次；以及在所述衬底的凹进区域上形成外延层。

【技术特征摘要】
2016.07.27 KR 10-2016-00957291.一种制造半导体器件的方法，包括：在衬底上交替地堆叠模制绝缘层和牺牲层；形成多个穿过所述模制绝缘层和所述牺牲层的沟道孔，并使得在所述衬底中形成多个凹进区域；清洁所述多个凹进区域的表面，其中在所述沟道孔的上部区域中形成第一保护层和对所述沟道孔的下部的凹进区域执行各向异性干蚀刻工艺的过程在原位交替地重复一次或多次；以及在所述衬底的凹进区域上形成外延层。2.根据权利要求1所述的方法，其中，所述第一保护层覆盖每一个所述沟道孔中的上部的侧壁，以使得每一个所述沟道孔的上部区域中的开口部分变窄。3.根据权利要求2所述的方法，其中，在清洁所述多个凹进区域的表面时，所述第一保护层屏蔽离子中的到达每一个所述沟道孔的上部区域的第一部分，以保护所述沟道孔的上部的侧壁免受离子，并且使得离子的第二部分穿透而去往每一个所述沟道孔的下部区域以蚀刻所述多个凹进区域的表面。4.根据权利要求2所述的方法，其中，在清洁所述凹进区域的表面时，每一个所述沟道孔的上部的宽度保持相同，并且所述沟道孔的下部的凹进区域的宽度增加。5.根据权利要求1所述的方法，其中所述第一保护层设置为含有碳(C)或硅(Si)的膜。6.根据权利要求5所述的方法，其中，在所述第一保护层设置为含有C的膜的情况下，使用灰化工艺去除所述第一保护层。7.根据权利要求1所述的方法，还包括：形成栅极电介质层和第一半导体层，覆盖每一个所述沟道孔的侧壁和外延层的顶表面；在所述栅极电介质层上形成间隔物，其中在所述沟道孔的上部区域中形成第二保护层和对所述第一半导体层执行各向异性干蚀刻工艺的过程在原位交替地重复一次或多次；去除所述外延层的顶表面上的所述栅极电介质层的一部分，其中在所述沟道孔的上部区域中形成第三保护层和使用所述间隔物作为蚀刻掩模对栅极电介质层执行各向异性干蚀刻工艺的过程在原位交替地重复一次或多次；以及在...

【专利技术属性】
技术研发人员：郑承宰，尹祥准，权容贤，张大铉，金荷那，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR