配置为与多模组存储器接口的接口电路制造技术

接口电路可以包括第一FIFO电路和第二FIFO电路。第一FIFO电路可以基于第一采样信号和第二采样信号产生第一输出数据。第二FIFO电路可以基于第三采样信号和第四采样信号产生第二输出数据。第一FIFO电路和第二FIFO电路可以交叉复位。

An interface circuit configured with a multimode group memory interface

The interface circuit can include the first FIFO circuit and the second FIFO circuit. The first FIFO circuit may generate first output data based on the first sampling signal and the second sampling signal. The second FIFO circuit can generate second output data based on a third sampling signal and a fourth sampling signal. The first FIFO circuit and the second FIFO circuit can be reset intersecting.

【技术实现步骤摘要】
配置为与多模组存储器接口的接口电路相关申请的交叉引用本申请要求于2016年7月13日在韩国知识产权局提交的韩国专利申请第10-2016-0088684号的优先权，其内容通过引用整体并入本文。
本文公开的专利技术构思的实施例涉及接口电路，并且更具体地，涉及被配置为与多模组存储器(multi-rankmemory)接口的接口电路。
技术介绍
半导体存储设备可以分为易失性存储设备和非易失性存储设备。易失性半导体存储设备的读取和写入速度可以是快速的，但是当电源电压中断时存储在其中的数据可能消失。相反，即使电源电压中断，非易失性半导体存储设备也可以保持存储在其中的数据。具体地，诸如动态随机存取存储器(DRAM)的易失性存储器设备可以具有快速的读取和写入速度。因此，DRAM或DRAM模块可以用作例如固态驱动器(SSD)的数据存储设备、或者用作计算系统的主存储器。随着对高容量存储器的需求的增加，多模组存储器设备的使用可能增加。然而，在多模组存储器中，由于针对各个模组布置的管芯(die)可能彼此不同，因此可能难以校准从多模组存储器读取的数据的偏斜。即使当从多模组存储器读取的数据的偏斜可以是可调节的时本文档来自技高网...

【技术保护点】
一种接口电路，包括：第一FIFO电路，被配置为响应于第一参考信号的第一边沿从第一采样信号产生多块第一并行数据，响应于所述第一参考信号的第二边沿从第二采样信号产生多块第二并行数据，以及响应于基于通过对所述第一参考信号分频产生的第一分频信号产生的第一选择信号，从所述多块第一并行数据和多块第二并行数据产生第一输出数据；以及第二FIFO电路，被配置为响应于第二参考信号的第一边沿从第三采样信号产生多块第三并行数据，响应于所述第二参考信号的第二边沿从第四采样信号产生多块第四并行数据，以及响应于基于通过对所述第二参考信号分频产生的第二分频信号产生的第二选择信号，从所述多块第三并行数据和多块第四并行数据产生第...

【技术特征摘要】
2016.07.13 KR 10-2016-00886841.一种接口电路，包括：第一FIFO电路，被配置为响应于第一参考信号的第一边沿从第一采样信号产生多块第一并行数据，响应于所述第一参考信号的第二边沿从第二采样信号产生多块第二并行数据，以及响应于基于通过对所述第一参考信号分频产生的第一分频信号产生的第一选择信号，从所述多块第一并行数据和多块第二并行数据产生第一输出数据；以及第二FIFO电路，被配置为响应于第二参考信号的第一边沿从第三采样信号产生多块第三并行数据，响应于所述第二参考信号的第二边沿从第四采样信号产生多块第四并行数据，以及响应于基于通过对所述第二参考信号分频产生的第二分频信号产生的第二选择信号，从所述多块第三并行数据和多块第四并行数据产生第二输出数据，其中，所述第二FIFO电路被配置为在从所述第一FIFO电路输出所述第一输出数据之前由所述第一分频信号复位，并且所述第一FIFO电路被配置为在从所述第二FIFO电路输出所述第二输出数据之前由所述第二分频信号复位。2.根据权利要求1所述的接口电路，其中，所述第一FIFO电路被配置为响应于所述第一选择信号的第一边沿选择所述多块第一并行数据中的至少一块，并被配置为响应于所述第一选择信号的第一边沿选择所述多块第二并行数据中的至少一块，以及其中，所述第一FIFO电路被配置为响应于所述第一选择信号的第一边沿，输出被选择的所述多块第一并行数据中的所述至少一块和被选择的所述多块第二并行数据中的所述至少一块作为所述第一输出数据。3.根据权利要求2所述的接口电路，其中，所述第一FIFO电路被配置为响应于所述第一选择信号的第二边沿选择除响应于所述第一选择信号的第一边沿被选择的所述多块第一并行数据中的所述至少一块之外的所述多块第一并行数据的剩余部分，以及被配置为响应于所述第一选择信号的第二边沿，选择除响应于所述第一选择信号的第一边沿被选择的所述多块第二并行数据中的所述至少一块之外的所述多块第二并行数据的剩余部分，以及其中，所述第一FIFO电路被配置为响应于所述第一选择信号的第二边沿，输出所述多块第一并行数据的所述剩余部分和所述多块第二并行数据的所述剩余部分作为所述第一输出数据。4.根据权利要求1所述的接口电路，其中，所述第一FIFO电路包括：第一寄存器，被配置为产生所述多块第一并行数据；第二寄存器，被配置为产生所述多块第二并行数据；第一多路复用器，被配置为响应于所述第一选择信号的第一边沿选择所述多块第一并行数据中的至少一块，以及响应于所述第一选择信号的第二边沿选择除所述多块第一并行数据中的所述至少一块之外的所述多块第一并行数据中的剩余部分；和第二多路复用器，被配置为响应于所述第一选择信号的第一边沿选择所述多块第二并行数据中的至少一块，以及响应于所述第一选择信号的第二边沿选择除所述多块第二并行数据中的所述至少一块之外的所述多块第二并行数据的剩余部分。5.根据权利要求1所述的接口电路，其中，所述第二FIFO电路被配置为响应于所述第二选择信号的第一边沿选择所述多块第三并行数据中的至少一块，并被配置为响应于所述第二选择信号的所述第一边沿选择所述多块第四并行数据中的至少一块，以及其中，所述第二FIFO电路被配置为响应于所述第二选择信号的所述第一边沿，输出被选择的所述多块第三并行数据中的所述至少一块和被选择的所述多块第四并行数据中的所述至少一块作为所述第二输出数据。6.根据权利要求5所述的接口电路，其中，所述第二FIFO电路被配置为响应于所述第二选择信号的第二边沿，选择除响应于所述第二选择信号的第一边沿选择的所述多块第三并行数据中的所述至少一块之外的所述多块第三并行数据的剩余部分，以及被配置为响应于所述第二选择信号的第二边沿，选择除响应于所述第二选择信号的第一边沿选择的所述多块第四并行数据中的所述至少一块之外的所述多块第四并行数据的剩余部分，以及其中，所述第二FIFO电路被配置为响应于所述第二选择信号的所述第二边沿，输出所述多块第三并行数据的所述剩余部分和所述多块第四并行数据的所述剩余部分作为所述第二输出数据。7.根据权利要求1所述的接口电路，其中，所述第二FIFO电路包括：第三寄存器，被配置为产生所述多块第三并行数据；第四寄存器，被配置为产生所述多块第四并行数据；第三多路复用器，被配置为响应于所述第二选择信号的第一边沿选择所述多块第三并行数据中的至少一块，以及响应于所述第二选择信号的第二边沿选择除所述多块第三并行数据中的所述至少一块之外的所述多块第三并行数据的剩余部分；和第四多路复用器，被配置为响应于所述第二选择信号的所述第一边沿选择所述多块第四并行数据中的至少一块，以及响应于所述第二选择信号的第二边沿选择除所述多块第四并行数据中的所述至少一块之外的所述多块第四并行数据中的剩余部分。8.根据权利要求1所述的接口电路，还包括：或门电路，被配置为对所述第一输出数据和所述第二输出数据执行第一或运算，以及对所述第一分频信号和所述第二分频信号执行第二或运算；和第三FIFO电路，被配置为通过使用第二或运算的结果来存储所述第一或运算的结果。9.根据权利要求1所述的接口电路，还包括：第一采样电路，被配置为通过响应于第一数据选通信号的第一边沿和第二边沿对第一数据信号的逻辑状态采样来产生所述第一采样信号和所述第二采样信号；和第二采样电路，被配置为通过响应于第二数据选通信号的第一边沿和第二边沿对第二数据信号的逻辑状态采样来产生所述第三采样信号和所述第四采样信号。10.根据权利要求9所述的接口电路，还包括：第一延迟链，被配置为延迟所述第一数据选通信号以产生所述第一参考信号；和第二延迟链，被配置为延迟所述第二数据选通信号以产生所述第二参考信号。11.根据权利要求1所述的接口电路，其中，所述第一选择信号和第二选择信号的频率低于所述第一参考信号和第二参考信号的频率。12.一种接口电路，包括：采样电路，被配置为通过响应于数据选通信号的第一边沿和第二边沿分别对数据信号的逻辑状态采样来产生第一采样结果和第二采样结果；延迟电路，被配置为延迟所述数据选通信号以产生延迟的数据选通信号；和FIFO电路，被配置为响应于所述延迟的数据选通信号的第一边沿从所述第一采样结果产生多块第一并行数据，以及响应于所述延迟的数据选通信号的第二边沿从所述第二采样结果产生多块第二并行数据，其中，所述FIFO电路还被配置为响应于根据所述延迟的数据选通信号产生的选择信号从所述多块第一并行数据和所述多块第二并行数据产生输出数据，并且其中所述选择信号的频率比所述延迟的数据选通信号的频率低。13.根据权利要求12所述的接口电路，其中，所述选择信号被配置为具有第一边沿和第二边沿，所述第一边沿和第二边沿分别对应于信号的两个相邻的第一边沿或两个相邻的第二边沿，所述信号被分频以具有低于所述数据选通信号的频率的频率。14.根据权利要求1...

【专利技术属性】
技术研发人员：蔡官烨，南润智，吴知训，李信泳，崔钟伦，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR