用于选择读取时钟信号的存储器控制器制造技术

本发明专利技术涉及用于选择读取时钟信号的存储器控制器，包含时钟延迟发生器、一组触发器和控制电路，并且与处理器和存储器连接。时钟延迟发生器接收来自处理器的时钟信号，使时钟信号延迟一组延迟时间间隔，并且生成一组延迟的时钟信号。触发器接收来自存储器的测试图案和读取数据，基于延迟的时钟信号来采样测试图案和读取数据，并且生成一组采样的测试图案和一组采样的读取数据。控制电路识别出与测试图案相等的所采样的测试图案并且将相应的延迟的时钟信号识别为读取时钟信号，并且输出与(延迟的)读取时钟信号对应的所采样的读取数据。

【技术实现步骤摘要】
用于选择读取时钟信号的存储器控制器
本专利技术一般涉及集成电路(IC)，并且更具体地涉及存储器控制器。
技术介绍
许多IC都包含处理器、存储器控制器和存储器。处理器生成时钟信号和数据。然后，在写入事务期间，处理器借助于存储器控制器将数据存储于存储器内。在读取事务期间，处理器借助于存储器控制器从存储器中读取数据。半导体技术的改进已经引起了处理器的处理速度(即，高频时钟信号到处理器的速度)的增加。常规的存储器控制器按照基于时钟信号的上升沿和下降沿的至少之一的采样率来采样数据。但是，在读取事务期间，当存储器控制器接收数据时，数据在一段时间内是不稳定的，这段时间被称为数据偏斜时间间隔。在经过了数据偏斜时间之后，存储器控制器接收数据，该数据现在应当是稳定的且不具有任何错误。当数据稳定时，存储器控制器在它能够精确地采样数据之前等待经过设置的时间间隔。预定的时间间隔等于数据偏斜时间与所设置的时间之和。如果存储器控制器在经过了预定的时间间隔之前对所读取的数据进行采样，则数据可能不会包含错误。因此，在读取事务期间的数据采样率取决于时钟信号的频率以及预定的时间间隔。采样周期的时间段等于时钟周期的时间段与本文档来自技高网...

【技术保护点】
一种用于处理读取事务请求的存储器控制器，其中所述存储器控制器与处理器连接以接收所述读取事务请求和时钟信号，并且与存储器连接以接收对应于所述读取事务请求的读取数据，所述存储器控制器包含：与所述处理器连接的时钟延迟发生器，其中所述时钟延迟发生器接收所述时钟信号并且使用一组延迟时间间隔来生成一组延迟的时钟信号；接收测试图案的一组触发器，其中所述一组触发器与所述时钟延迟发生器和所述存储器连接以分别接收所述一组延迟的时钟信号和所述读取数据，并且其中所述一组触发器使用所述一组延迟的时钟信号中的每个延迟的时钟信号来采样所述测试图案和所述读取数据，并且生成与所述一组延迟的时钟信号对应的一组采样的测试图案以及与...

【技术特征摘要】
1.一种用于处理读取事务请求的存储器控制器，其中所述存储器控制器与处理器连接以接收所述读取事务请求和时钟信号，并且与存储器连接以接收对应于所述读取事务请求的读取数据，所述存储器控制器包含：与所述处理器连接的时钟延迟发生器，其中所述时钟延迟发生器接收所述时钟信号并且使用一组延迟时间间隔来生成一组延迟的时钟信号；接收测试图案的一组触发器，其中所述一组触发器与所述时钟延迟发生器和所述存储器连接以分别接收所述一组延迟的时钟信号和所述读取数据，并且其中所述一组触发器使用所述一组延迟的时钟信号中的每个延迟的时钟信号来采样所述测试图案和所述读取数据，并且生成与所述一组延迟的时钟信号对应的一组采样的测试图案以及与所述一组延迟的时钟信号对应的一组采样的读取数据；以及控制电路，所述控制电路与所述一组触发器连接以接收所述一组采样的测试图案和所述一组采样的读取数据并且与所述时钟延迟发生器连接以接收所述一组延迟的时钟信号，其中所述控制电路将所述一组采样的测试图案中的每个采样的测试图案与所述测试图案进行比较，基于所述测试图案与所述一组采样的测试图案的比较选择所述一组延迟的时钟信号中的一个延迟的时钟信号作为读取时钟信号，并且将所述一组采样的读取数据中与所述读取时钟信号对应的所述采样的读取数据输出到所述处理器，其中当相应的采样的测试图案与所述测试图案相等时，所述控制电路选择所述延迟的时钟信号中的所述一个延迟的时钟信号作为所述读取时钟信号。2.根据权利要求1所述的存储器控制器，其中所述测试图案被存储于所述存储器内。3.根据权利要求1所述的存储器控制器，其中：所述控制电路与所述处理器连接以接收所述读取事务请求，并且所述控制电路和所述一组触发器在所述控制电路接收所述读取事务请求时接收所述测试图案。4.根据权利要求3所述的存储器控制器，其中所述时钟延迟发生器包含用于生成所述一组延迟的时钟信号的一组延迟电路，并且其中所述一组延迟电路包含：与所述处理器连接以接收所述时钟信号并生成第一延迟的时钟信号的第一延迟电路；以及与所述第一延迟电路连接以接收所述第一延迟的时钟信号并生成第二延迟的时钟信号的第二延迟电路。5.根据权利要求4所述的存储器控制器，其中所述第一延迟电路和所述第二延迟电路分别包含第一延迟单元组和第二延迟单元组，其中所述第一延迟单元组包含：接收所述时钟信号和第一中间时钟信号并生成第二中间时钟信号和所述第一延迟的时钟信号的第一延迟单元；以及与所述第一延迟单元连接以接收所述第二中间时钟信号并生成第三中间时钟信号和所述第一中间时钟信号的第二延迟单元，并且其中所述第二延迟单元组包含：接收所述第一延迟的时钟信号和第四中间时钟信号并生成第五中间时钟信号和所述第二延迟的时钟信号的第三延迟单元；以及与所述第三延迟单元连接以接收所述第五中间时钟信号并生成第六中间时钟信号和所述第四中间时钟信号的第四延迟单元。6.根据权利要求5所述的存储器控制器，其中所述第一延迟单元至第四延迟单元中的每个都包含：第一多路复用器，具有用于接收所述时钟信号、所述第二中间时钟信号、所述第一延迟的时钟信号和所述第五中间时钟信号中的一个的第一输入端子，用于接收预定的输入信号的第二输入端子，用于接收选择信号的选择端子以及输出端子，所述输出端子用于输出所述时钟信号和所述预定的输入信号中的一个作为第一中间信号，输出所述第二中间时钟信号和所述预定的输入信号中的一个作为第二中间信号，输出所述第一延迟的时钟信号和所述预定的输入信号中的一个作为第三中间信号，以及输出所述第五中间时钟信号和所述预定的输入信号中的一个作为第四中间信号；第一反相器，与所述第一多路复用器连接以接收所述第一中间信号至第四中间信...

【专利技术属性】
技术研发人员：王少虎，李斌，
申请(专利权)人：恩智浦美国有限公司，
类型：发明
国别省市：美国,US