半导体器件及其制造方法技术

在制造半导体器件的方法中，第一半导体层和第二半导体层交替堆叠的堆叠结构形成在衬底上方。堆叠结构形成为鳍结构。牺牲栅极结构形成在鳍结构上方。鳍结构的被牺牲栅极结构覆盖的部分是沟道区。通过施加热量熔化第一半导体层，从而从沟道区去除第一半导体层并且形成由第一半导体的材料制成的源极/漏极区。形成介电层以覆盖源极/漏极区和牺牲栅极结构。去除牺牲栅极结构以暴露位于鳍结构的沟道区中的第二半导体层。在位于沟道区中的暴露的第二半导体层周围形成栅极介电层和栅电极层。本发明专利技术实施例涉及半导体集成电路，且更具体地涉及具有全环栅结构的半导体器件及其制造方法。

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术实施例涉及半导体集成电路，且更具体地涉及具有全环栅结构的半导体器件及其制造方法。
技术介绍
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如包括鳍式FET(FinFET)和具有纳米线的全环栅(GAA)FET的多栅极场效应晶体管(FET)的三维设计的发展。在FinFET中，栅电极与沟道区的三个侧表面相邻，栅极介电层插入栅电极和沟道区之间。由于栅极结构在三个表面上围绕(包裹)鳍，晶体管基本上具有控制通过鳍或沟道区的电流的三个栅极。不幸的是，第四面，沟道的底部远离栅电极，因此没有在紧密的栅极控制下。相反，在GAAFET中，沟道区的全部侧表面均被栅电极围绕，由于更陡的亚阈值电流摆幅(SS)和更小的漏致势垒降低(DIBL)，这允许更充分的耗尽并且导致更少的短沟道效应。随着晶体管尺寸持续地按比例缩小至亚10-15nm技术节点，需要进一步的改进GAAFET。
技术实现思路
根据本专利技术的一个实施例，提供了一种制造半导体器件的方法，包括：在衬底上方形成在第一方向上交替堆叠的第一半导体层和第二半导体层的堆叠结构；将所述堆叠结构图案化为在垂直于所述第一方向的第二方向上延伸的鳍结构；在所述鳍结构上方形成牺牲栅极结构，使得所述牺牲栅极结构覆盖所述鳍结构的部分，所述鳍结构的被所述牺牲栅极结构覆盖的所述部分是沟道区；通过施加热量熔化所述第一半导体层，从而从所述沟道区去除所述第一半导体层并且形成由所述第一半导体的材料制成的源极/漏极区；形成介电层以覆盖所述源极/漏极区和所述牺牲栅极结构；去除所述牺牲栅极结构以暴露位于所述鳍结构的所述沟道区中的所述第二半导体层；以及在位于所述沟道区中的暴露的所述第二半导体层周围形成栅极介电层和栅电极层，其中所述第一半导体层的熔点低于所述第二半导体层的熔点，以及所述施加热量不熔化所述第二半导体层。根据本专利技术的另一实施例，还提供了一种制造半导体器件的方法，包括：在衬底上方形成在第一方向上交替堆叠的第一半导体层和第二半导体层的堆叠结构；将所述堆叠结构图案化为在垂直于所述第一方向的第二方向上延伸的鳍结构；形成隔离绝缘层，使得所述鳍结构的上部从所述隔离绝缘层暴露并且所述鳍结构的下部嵌入在所述隔离绝缘层中；在所述鳍结构上方形成牺牲栅极结构，使得所述牺牲栅极结构覆盖所述鳍结构的部分，所述鳍结构的被所述牺牲栅极结构覆盖的所述部分是沟道区；在所述牺牲栅极结构和未被所述牺牲栅极结构覆盖的所述鳍结构上方形成侧壁间隔件层；通过去除形成在未被所述牺牲栅极结构覆盖的所述鳍结构上的所述侧壁间隔件层以及去除所述第一半导体层和所述第二半导体层来使未被所述牺牲栅极结构覆盖的所述鳍结构凹进至所述衬底内；通过施加热量熔化所述第一半导体层，从而从所述沟道区去除所述第一半导体层并且形成由所述第一半导体的材料制成的源极/漏极区；形成介电层以覆盖所述源极/漏极区和所述牺牲栅极结构；去除所述牺牲栅极结构以暴露位于所述鳍结构的所述沟道区中的所述第二半导体层；以及在位于所述沟道区中的暴露的所述第二半导体层周围形成栅极介电层和栅电极层，其中所述第一半导体层的熔点低于所述第二半导体层的熔点，以及所述施加热量不熔化所述第二半导体层。根据本专利技术的又一实施例，还提供了一种半导体器件，包括：设置在衬底上方的第一沟道层；设置在所述衬底上方的第一源极/漏极区；设置在所述第一沟道层上并且围绕所述第一沟道层的栅极介电层；以及设置在所述栅极介电层上并且围绕所述第一沟道层的栅电极层，其中：所述第一沟道层包括由第一半导体材料制成的半导体引线，所述第一源极/漏极区包括与所述第一半导体材料不同的第二半导体材料，以及所述第一源极/漏极区具有锥形结构，使得所述第一源极/漏极区的厚度随着与所述栅电极层的距离的增加而减小。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的各个方面。需要强调的是，根据行业的标准实践，各个部件未按比例绘制，并且仅用于说明目的。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。图1至图19C示出了根据本专利技术的一个实施例的用于制造GAAFET器件的示例性顺序工艺。图20示出了一些半导体材料的熔点。具体实施方式以下公开内容提供了许多不同的实施例或实例以实现本专利技术的不同特征。下面将描述元件和布置的特定实例以简化本专利技术。当然这些仅仅是实例并不旨在限定本专利技术。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简明和清楚，各个部件可任意地以不同比例绘制。此外，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。此外，术语“由...制成”可意指“包括”或“由...组成”。图1至图19C示出了根据本专利技术的一个实施例的用于制造GAAFET器件的示例性顺序工艺。应该理解，可以在图1到图19C所示的工艺之前、期间和/或之后提供额外的操作，并且对于方法的额外的实施例，可将下面描述的一些操作替换或消除。操作/工艺的顺序可交换。如图1所示，准备了衬底10。在一些实施例中，将杂质离子(掺杂剂)注入到半导体衬底10内以形成阱区。接下来，实施离子注入以防止穿透效应。在其他实施例中，未实施离子注入。在一个实施例中，衬底10包括位于其至少表面部分的单晶半导体层。衬底10可以包括单晶半导体材料，诸如(但不限于)：Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在本实施例中，衬底10由Si制成。衬底10可以包括位于其表面区域中的一个或多个缓冲层(未示出)。缓冲层可以用于逐渐改变从衬底到源极/漏极区的晶格常数。可以通过外延生长单晶半导体材料形成缓冲层，诸如(但不限于)：Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。在具体实施例中，衬底10包括外延生长在硅衬底10上的硅锗(SiGe)缓冲层(未示出)。硅锗缓冲层的锗浓度可以从用于最底部缓冲层的30％(原子百分比)的锗增加到用于最顶部缓冲层的70％(原子百分比)的锗。此外，在一些实施例中，锗表面层(未示出)进一步外延形成在Si层上的缓冲层上。衬底10可以包括已适当掺杂有杂质(例如，p-型或n-型电导率)的各个区域。例如，掺杂剂12是用于n型FinFET的硼(BF2)和用于p型FinFET的磷。在图2中,堆叠半导体层形成在衬底10上方。堆叠半导体层包括第一半导体层20和第二半导体层25。此外，掩模本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：在衬底上方形成在第一方向上交替堆叠的第一半导体层和第二半导体层的堆叠结构；将所述堆叠结构图案化为在垂直于所述第一方向的第二方向上延伸的鳍结构；在所述鳍结构上方形成牺牲栅极结构，使得所述牺牲栅极结构覆盖所述鳍结构的部分，所述鳍结构的被所述牺牲栅极结构覆盖的所述部分是沟道区；通过施加热量熔化所述第一半导体层，从而从所述沟道区去除所述第一半导体层并且形成由所述第一半导体的材料制成的源极/漏极区；形成介电层以覆盖所述源极/漏极区和所述牺牲栅极结构；去除所述牺牲栅极结构以暴露位于所述鳍结构的所述沟道区中的所述第二半导体层；以及在位于所述沟道区中的暴露的所述第二半导体层周围形成栅极介电层和栅电极层，其中所述第一半导体层的熔点低于所述第二半导体层的熔点，以及所述施加热量不熔化所述第二半导体层。

【技术特征摘要】
2016.06.03 US 15/173,2221.一种制造半导体器件的方法，包括：在衬底上方形成在第一方向上交替堆叠的第一半导体层和第二半导体层的堆叠结构；将所述堆叠结构图案化为在垂直于所述第一方向的第二方向上延伸的鳍结构；在所述鳍结构上方形成牺牲栅极结构，使得所述牺牲栅极结构覆盖所述鳍结构的部分，所述鳍结构的被所述牺牲栅极结构覆盖的所述部分是沟道区；通过施...

【专利技术属性】
技术研发人员：布兰丁·迪里耶，乔治斯·威廉提斯，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71