用于形成PN结的方法以及相关联的半导体器件技术

本发明专利技术的实施例涉及用于形成PN结的方法以及相关联的半导体器件。一种方法可用于制作半导体器件。多个突起区域形成在具有第一导电类型的第一半导体层上方。第一半导体层位于覆盖半导体衬底的绝缘层上。突起区域相互隔开。将突起区域用作注入掩模，具有第二导电类型的掺杂剂被注入第一半导体层中，以形成PN结的序列，PN结的序列在第一半导体层中形成二极管。二极管从第一半导体层的上表面垂直地延伸到绝缘层。

A method for the formation of PN junction and the associated semiconductor devices

An embodiment of the present invention relates to a method for forming a PN junction and a associated semiconductor device. One method can be used to make semiconductor devices. A plurality of protuberance regions are formed above the first semiconductor layer with the first conductive type. The first semiconductor layer is located on the insulating layer covering the semiconductor substrate. The areas of the protuberance are separated from each other. The projection area is used as the injection mask, and the dopant with second conductivity type is injected into the first semiconductor layer to form the PN junction sequence, and the PN junction sequence forms a diode in the first semiconductor layer. The diode extends vertically from the upper surface of the first semiconductor layer to the insulating layer.

【技术实现步骤摘要】
用于形成PN结的方法以及相关联的半导体器件相关申请的交叉引用本申请要求2016年5月31日提交的法国申请第1654897号的优先权，其内容通过引用结合于此。
本专利技术的实施例涉及用于形成PN结的方法以及相关联的半导体器件。例如，该方法可用于使用浮置栅极非易失性存储器技术制造衬底隔离的p-n功率二极管。
技术介绍
图1示出了适合于非接触应用的电子电路CI，其包括从电路的天线ANT1的端子AC0和AC1处存在的电压传送直流电压VDC的二极管桥DBr(通常为Graetz桥)，其中天线ANT1耦合至读取器RD的天线ANT2。在该应用中，电路CI包括适配为存储数字数据元素的锁存电路LTC，其常规地具有四个晶体管T2-T5。还示出了复位晶体管T1，其被通过电路的处理装置COM传送的信号TX控制。锁存器LTC形成在盒结构(boxstructure)N-ISO中，其本身形成在半导体衬底PSUB中。晶体管T1-T3形成在盒结构PW中，其本身形成在盒结构N-ISO中。不同掺杂的盒结构之间的界面形成二极管Dpwniso和Dnisopsub。电流在天线ANT1中沿表示存储在锁存器LTC中的数据元素的方向流动，使得该元素可被读取器RD读取。基于多晶体硅(也称为多晶硅)，桥DBr的二极管通常直接形成在衬底PSUB中或者盒结构N-ISO中，这可能引入不期望的双极效应。实际上，在使用在衬底中直接注入掺杂区域的二极管中遇到回流问题。这些不期望的效应例如由于寄生PN结，并且通常在电路的启动或锁存时看到。期望以简单且与非易失性存储技术兼容的方式来避免这些寄生效应。另一方面，常用二极管制造方法中的一些掺杂剂扩散工艺控制不良，例如由于掩模要求难以建立的严格对准，对准中的缺陷导致二极管特性的不可预测性。
技术实现思路
本专利技术的构造模式和实施例涉及PN结二极管，更具体地涉及基于多晶硅的二极管，其例如用于在集成电路中形成桥式整流器(Graetz桥)，这种集成电路尤其用于非接触电信技术并例如结合非易失性存储器。根据一个方面，一种用于制造多个二极管的方法包括：具有第二导电类型(例如，P型)的掺杂剂在具有第一导电类型(例如，N型)的第一半导体层中的第一注入，第一半导体层位于覆盖半导体衬底的绝缘层上并且被相互隔开的突起区域覆盖，以形成PN结的序列，PN结的序列在第一半导体层中形成在突起区域的边缘处延伸至绝缘层的二极管。突起区域可以有利地与非易失性存储器的浮置栅极晶体管的浮置栅极的形成结合形成，由此用作用于注入的硬掩模，由此使得可以在使用传统的注入掩模(其可用于制造非易失性存储器)的同时清楚地界定PN结的位置，因此界定空间电荷区域的尺寸，而不需要提供这些掩模的严格对准。此外，结一直注入到绝缘层使得可以抑制与下面的衬底的双极寄生效应。尽管可以在每个突起区域之间形成第二导电类型(例如，P型)的注入，以从头到尾产生一系列的二极管，但尤其有利的是交替P型注入和N型注入，使得尤其可以形成可容易用于Graetz桥的PN二极管。因此，根据一个实施例，该方法包括具有第一导电类型(例如，N型)的掺杂剂在第一半导体层中的第二注入，使得例如P型的掺杂剂的第一注入和例如N型的掺杂剂的第二注入在第一半导体层中分别限定具有第二导电类型(例如，P+型)的第一区域和具有第一导电类型(例如，N+型)的第二区域，第一区域相对于第一半导体层的其他部分过掺杂，第二区域相对于第一半导体层的其他部分过掺杂，一个第一区域位于两个第二区域之间并且通过第一半导体层的两个交错区域与这两个第二区域分离，两个交错区域分别位于两个相邻的突起区域下方，每个二极管形成在第一区域和交错区域之间的结处。根据一个实施例，第一区域是P+导电类型，形成二极管的阳极，第二区域是N+导电类型，与交错区域一起形成二极管的阴极，该方法还包括：在第一区域和第二区域上形成接触。绝缘层可以是浅沟槽类型，并且第一半导体层可以通过在绝缘层上沉积多晶硅并且通过注入具有第一导电类型的掺杂剂来形成。有利地，突起区域包括被栅极材料覆盖的介电层。根据一个实施例，与形成浮置栅极晶体管的浮置栅极同时地执行第一半导体层的形成，并且与形成浮置栅极晶体管的控制栅极同时地执行突起区域的形成。根据另一方面，本专利技术提出了一种集成电路，包括：具有第一导电类型的第一半导体层，位于覆盖半导体衬底的绝缘层的顶部上；突起区域，在第一半导体层上相互隔开；以及形成二极管的PN结的序列，在半导体层中延伸到突起区域的边缘处的绝缘层。根据一个实施例，该集成电路包括：在第一半导体层中包括具有第二导电类型的第一区域和具有第一导电类型的第二区域，第一区域相对于半导体层的其他部分过掺杂，第二区域相对于半导体层的其他部分过掺杂，第一区域位于两个第二区域之间并且通过第一半导体层的两个交错区域与这两个第二区域分离，两个交错区域分别位于两个相邻的突起区域下方，每个二极管形成在第一区域和交错区域之间的结处。根据一个实施例，第一区域是P+导电类型，形成二极管的阳极，第二区域是N+导电类型，与交错区域一起形成二极管的阴极，并且第一和第二区域还包括位于它们表面上的接触。半导体层可以是多晶硅层。突起区域可以包括被栅极材料覆盖的介电层。有利地，一些二极管形成Graetz桥型的电流桥式整流器。根据一个实施例，集成电路还包括浮置栅极晶体管，每一个都包括浮置栅极和控制栅极，第一半导体层与浮置栅极晶体管的浮置栅极位于同一层级，并且突起区域与浮置栅极晶体管的控制栅极位于同一层级。集成电路还包括非易失性存储器，其包括浮置栅极晶体管。换句话说，所提出的各个实施例和构造模式涉及完全与衬底绝缘的二极管。从而，由于二极管的掺杂区域与衬底之间的PN结，不会发生寄生效应。另一方面，所提出的各个实施例和构造模式被开发，尤其与使用和制造非易失性存储器(尤其是包括浮置栅极晶体管的非易失性存储器)的技术约束完全兼容。例如，所提出的实施模式能够形成二极管而不添加任何步骤，尤其对于制造浮置栅极晶体管的常规方法来说不需要添加在对准方面严格的掩模步骤。此外，所提出的构造和实施模式被优化用于尤其是有关对掺杂剂扩散区域的控制的
所提出的解决方案使得可以减小被二极管所占用的表面积。附图说明本专利技术的其他优势和特性将根据阅读本专利技术的构造模式和实施例以及附图变得明显，本专利技术的构造模式和实施例不以任何方式进行限制，在附图中：图1如上所述示出了包括二极管桥的传统电子电路，图2示出了根据本专利技术的集成电路的构造模式的截面图，以及图3示出了根据本专利技术的方法的一个实施例并且对应于图2的截面的顶视图。具体实施方式图2是集成电路的截面图，该集成电路包括形成在半导体衬底1上的三个二极管D1、D2、D3。参照图1，半导体衬底1可以是衬底PSUB本身或者形成在衬底中的盒结构，例如再次参照图1的盒结构N-ISO。现在将参照图2和图3描述用于制造该结构的方法的不同制造步骤。绝缘层3已经形成在衬底1的表面上，例如通过与用于形成浅绝缘沟槽的传统已知方法类似的方法形成。然后，在绝缘层3上形成第一半导体层5，第一半导体层5例如是掺杂有第一导电类型(例如，N型)的多晶硅层。在用于制造非易失性存储器的常规方法中，该步骤可以与形成浮置栅极晶体管的多晶硅浮置栅极的步骤共同执行。在用于制造非易失性本文档来自技高网...

【技术保护点】
一种制作半导体器件的方法，所述方法包括：在具有第一导电类型的第一半导体层上方形成多个突起区域，其中所述第一半导体层位于覆盖半导体衬底的绝缘层上，所述突起区域相互隔开；以及将所述突起区域用作注入掩模，向所述第一半导体层中执行具有第二导电类型的掺杂剂的第一注入，以形成PN结的序列，所述PN结的序列在所述第一半导体层中形成二极管，所述二极管从所述第一半导体层的上表面垂直地延伸到所述绝缘层。

【技术特征摘要】
2016.05.31 FR 16548971.一种制作半导体器件的方法，所述方法包括：在具有第一导电类型的第一半导体层上方形成多个突起区域，其中所述第一半导体层位于覆盖半导体衬底的绝缘层上，所述突起区域相互隔开；以及将所述突起区域用作注入掩模，向所述第一半导体层中执行具有第二导电类型的掺杂剂的第一注入，以形成PN结的序列，所述PN结的序列在所述第一半导体层中形成二极管，所述二极管从所述第一半导体层的上表面垂直地延伸到所述绝缘层。2.根据权利要求1所述的方法，还包括：在所述第一半导体层中执行具有所述第一导电类型的掺杂剂的第二注入，使得每个二极管包括所述第一导电类型的重掺杂区域，所述第一导电类型的所述重掺杂区域与所述第一导电类型的轻掺杂区域相邻，所述第一导电类型的所述轻掺杂区域与所述第二导电类型的掺杂区域相邻。3.根据权利要求1所述的方法，还包括：在所述第一半导体层中执行具有所述第一导电类型的掺杂剂的第二注入，其中掺杂剂的所述第一注入和所述第二注入在所述第一半导体层中分别限定所述第二导电类型的第一区域和所述第一导电类型的第二区域，所述第一区域相对于所述第一半导体层的其他部分过掺杂，所述第二区域相对于所述第一半导体层的所述其他部分过掺杂，一个第一区域位于两个第二区域之间并且通过所述第一半导体层的两个交错区域与这两个第二区域分离，所述两个交错区域分别位于两个相邻的突起区域下方，每个二极管包括位于第一区域和交错区域之间的结，其中所述第一区域是P+掺杂区域并且形成二极管的阳极，并且其中所述第二区域是N+掺杂区域并且与交错区域一起形成二极管的阴极，所述方法还包括：在所述第一区域和所述第二区域上形成接触。4.根据权利要求1所述的方法，还包括：通过执行浅沟槽隔离工艺形成所述绝缘层；以及通过在所述绝缘层上方沉积多晶硅来形成所述第一半导体层，并且注入所述第一导电类型的掺杂剂。5.根据权利要求4所述的方法，还包括：通过形成介电层，然后在所述介电层上方形成栅极材料来形成所述突起区域。6.根据权利要求5所述的方法，其中形成所述第一半导体层还包括：同时形成浮置栅极晶体管的浮置栅极，并且其中形成所述突起区域还包括：同时形成所述浮置栅极晶体管的控制栅极。7.一种制作集成电路的方法，所述方法包括：在半导体衬底的表面上方形成绝缘层，所述绝缘层在所述半导体衬底的第一位置处限定有源区域并且在所述半导体衬底的第二位置处限定二极管区域；形成具有第一导电类型的多晶硅层，所述多晶硅层在所述第二位置处覆盖所述绝缘层；在所述多晶硅层上方形成栅极介电层；在所述栅极介电层上方形成导电层；图案化所述多晶硅层以在所述第一位置处形成浮置栅极，所述多晶硅层在所述第二位置处未被图案化；图案化所述导电层以形成覆盖所述浮置栅极的控制栅极，并且在所述第二位置处形成覆盖所述多晶硅层的突起区域；将所述突起区域用作硬掩模，将第二导电类型的掺杂剂注入到所述多晶硅层的第一区域中，使得所述突起区域下方的交错区域保持掺杂有所述第一导电类型；以及将所述突起区域用作硬掩模，将所述第一导电类型的掺杂剂注入到所述多晶硅层的第二区域中，所述多晶硅层的所述第二区域比所述交错区域更重掺杂。8.根据权利要求7所述的方法，其中PN结形成在所述第一区域和所述交错区域之间的界面处，所述界面与所述突起区域的边缘相邻。9.根据权利要求7所述的方法，其中多个二极管形成在所述多晶硅层内，每个二极管包括所述第一导电类型的重掺杂区域，所述第一导电类型的所述重掺杂区域与所述第一导电类型的所述轻掺杂区域邻接，所述第一导电类型的所述轻掺杂区域与所述第二导电类型的掺杂区域邻接。10.根据权利要求7所述的...

【专利技术属性】
技术研发人员：F·拉罗萨，S·尼埃尔，A·雷尼耶，
申请(专利权)人：意法半导体鲁塞公司，
类型：发明
国别省市：法国,FR