闪存存储阵列及其制造方法技术

本发明专利技术提供一种闪存存储阵列及其制造方法，通过定义新的存储阵列，取消有源区之间的隔离结构以及每个存储位漏极区的导电接触插塞结构，使同列的所有存储位的源极区和漏极区由两个导电接触插塞分别连接，从而大幅减低单个存储位的面积，大幅降低导电接触插塞的工艺窗口的刻蚀和填充难度，为控制栅极线方向的设计尺寸微缩提供了可行性。

Flash memory array and its manufacturing method

The invention provides a flash memory array and manufacturing method thereof, by defining new arrays, cancel the active region between the isolation structure and each memory bit drain region of the conductive contact plug structure, make the same column all the memory locations of source and drain regions by two conductive contact plug are connected, thereby significantly a reduced single storage area, greatly reduce the process window of contact plug conductive etching and filling difficulty, as the control gate line direction in the design of miniature size provides the feasibility.

【技术实现步骤摘要】
闪存存储阵列及其制造方法
本专利技术涉及集成电路制造
，尤其涉及一种闪存存储阵列及其制造方法。
技术介绍
目前浮栅型NORFlash(或非闪存)存储阵列是以浮栅晶体管为基本单元，其中的多个浮栅晶体管以并联方式连接，每个浮栅晶体管在漏端(Drain)均有接触孔(Contact)相连，以连接到相应的位线(BL)上，由此，一方面造成单个存储位(Bit，即存储单元)的尺寸大，进而使得整个存储阵列的面积大；另一方面造成NORFlash存储阵列的制作工艺复杂，再继续向小尺寸微缩(Shrink)时，会面临工艺的挑战及成本的增加。
技术实现思路
本专利技术的目的在于一种闪存存储阵列及其制造方法，能够减小存储单元的面积，降低工艺难度。为了实现上述目的，本专利技术提供一种闪存存储阵列，包括：半导体衬底；多条源极区和多条漏极区，按列平行且相间的排列在所述半导体衬底内，且相邻的源极区和漏极区之间存在间隔区；多条控制栅极线，按行平行排列在所述半导体衬底上；多个存储节点，位于所述控制栅极线和所述间隔区的交叠处，且位于所述控制栅极线和所述间隔区之间；多个导电接触插塞，相应的设置在每条所述源极区的一端上方和每条所本文档来自技高网...

【技术保护点】
一种闪存存储阵列，其特征在于，包括：半导体衬底；多条源极区和多条漏极区，按列平行且相间的排列在所述半导体衬底内，且相邻的源极区和漏极区之间存在间隔区；多条控制栅极线，按行平行排列在所述半导体衬底上；多个存储节点，位于所述控制栅极线和所述间隔区的交叠处，且位于所述控制栅极线和所述间隔区之间；多个导电接触插塞，相应的设置在每条所述源极区的一端上方和每条所述漏极区的一端上方，且均位于所述端的相邻的边缘的控制栅极线的外侧。

【技术特征摘要】
1.一种闪存存储阵列，其特征在于，包括：半导体衬底；多条源极区和多条漏极区，按列平行且相间的排列在所述半导体衬底内，且相邻的源极区和漏极区之间存在间隔区；多条控制栅极线，按行平行排列在所述半导体衬底上；多个存储节点，位于所述控制栅极线和所述间隔区的交叠处，且位于所述控制栅极线和所述间隔区之间；多个导电接触插塞，相应的设置在每条所述源极区的一端上方和每条所述漏极区的一端上方，且均位于所述端的相邻的边缘的控制栅极线的外侧。2.如权利要求1所述的闪存存储阵列，其特征在于，所述存储节点包括依次位于所述交叠处的间隔区表面上的隧穿介质层、浮栅层以及栅间介质层。3.如权利要求2所述的浮栅型闪存存储阵列，其特征在于，所述隧穿介质层包括氧化硅、氮化硅、氮氧化硅和高K介质中的至少一种；所述栅间介质层包括氧化硅、氮化硅和氮氧化硅中的至少一种。4.如权利要求1所述的闪存存储阵列，其特征在于，偶数列的所述源极区的一端上方的导电接触插塞和第一金属互连线电接触，奇数列的所述源极区的一端上方的导电接触插塞和第二金属互连线电接触；每条所述漏极区的一端上方的导电接触插塞与相应的第三金属互连线接触，以形成位线。5.如权利要求1所述的闪存存储阵列，其特征在于，所述多个导电接触插塞均位于所述闪存存储阵列的同一端；或者所有源极区上方的导电接触插塞位于所述闪存存储阵列的一端，所有漏极区上方的导电接触插塞位于所述闪存存储阵列的另一端。6.如权利要求1所述的闪存存储阵列，其特征在于，所述闪存存储阵列为或非闪存的存储阵列。7.一种闪存存储阵列的制造方法，其特征在于，包括以下步骤：提供半导体衬底，在所述半导体衬底上依次形成隧穿介质层和浮栅层；按列方向至少刻蚀所述浮栅层，以形成多条按列排列的沟槽；对所述沟槽底部的半导体衬底进行源极区离子注入或者漏极区离子注入，以形成按列平行且相间的排列在所述半导体衬底内的多条源极区和多条漏极区，且相邻的源极区和漏极区之间存在间隔区；在所述浮栅层以及源极区和漏极区的上方依次形成栅间介质层和控制栅极层；按行方向依次刻蚀所述控制栅极层、栅间介质层、浮栅层和隧穿介质层至所述半导体衬底表面，以形成控制栅极线以及浮栅；以及在所述源极区的一端方和漏极区的一端上方形成导电接触...

【专利技术属性】
技术研发人员：周文斌，曹开玮，贺吉伟，孙鹏，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北,42