用于高数据速率应用之低损耗衬底制造技术

本发明专利技术是用于高数据速率应有之低损耗衬底，在一个或多个实施方案中，一衬底包括一图案化导电层和一基准层。该图案化导电层包括一对第一导电迹线，一对第二导电迹线和于该对第一导电迹线和该对第二导电迹线之间的参考轨迹。该参考层系于图案化导电层上方，并限定一开口。

Low loss substrate for high data rate applications

The invention is applied to the low loss substrate with high data rate. In one or more embodiments, a substrate includes a patterned conductive layer and a reference layer. The patterned conductive layer includes a pair of first conducting traces, a pair of second conducting traces and a reference trajectory between the pair of first conductive traces and the second conductive traces. The reference layer is attached to the top of the patterned conductive layer and is limited to an opening.

【技术实现步骤摘要】
用于高数据速率应用之低损耗衬底
本专利技术普遍关于用于高数据速率应用的低损耗衬底。更具体来说，本专利技术是关于用于具有降低之插入损耗。
技术介绍
对产品减小尺寸、并提高效率和性能之需求不断加大。对性能的改善的需求的一个领域是在于数据速率能力的增加。例如，高数据速率技术是在如传输和数据(“大数据”)的庞大数量的存储之一个领域中非常重要的。在高数据速率下，阻抗匹配和迹线插入损耗半导体器件的设计和制造将更具挑战性。
技术实现思路
本专利技术的一个或多个实施例中，衬底包括一图案化导电层和一参考层。所述图案化导电层包括一对第一导电迹线、一对的第二导电迹线及于所述对第一导电迹线和所述对第二导电迹线之间的一参考迹线。所述参考层于所述图案化导电层上方并限定一开口。在本专利技术的一个或多个实施例中，衬底包括一图案化导电层和一参考层。所述图案化导电层包括一第一导电迹线、一第二导电迹线及于所述第一导电迹线和所述第二导电迹线之间的一参考迹线。所述参考层于所述图案化导电层上方并限定一开口。在本专利技术的一个或多个实施例中，一衬底包括一绝缘层、埋入所述绝缘层之一图案化导电层以及设置在所述绝缘层上并限定一开口之一参考层。所述图案化导电层包括一对第一导电迹线、一第二导电迹线及于所述对第一导电迹线和所述第二导电迹线之间之一参考迹线。附图说明图1显示根据本专利技术一实施例的一种封装补底的横截面图。图2显示根据本专利技术一实施例的一种封装补底的横截面图。图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H及图3I显示根据本专利技术的实施例的封装补底的横截面图。图4显示图3I的封装补底之一部分之一分解视图。图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5H及图5I显示根据本专利技术的实施例的封装补底的横截面图。图6显示图5I的封装补底之一部分之一分解视图。图7显示根据本专利技术一实施例的一种包括一封装补底之一覆晶半导体封装结构的横截面图。图8显示根据本专利技术一实施例的一种包括一封装补底之一接合线半导体封装结构的横截面图。贯穿图式及详细描述使用共同参考数字以指示相同或类似元件。本专利技术的实施例将从结合附图进行的以下详细描述更显而易见。具体实施方式将半导体部件包括在电子产品中的一种技术包括将半导体器件放置在包括诸如电路板的电路的封装衬底上，并随后封装半导体器件以获得半导体部件。例如封装衬底可以为一多层刚性衬底。封装衬底可以包括导电层、绝缘层(例如介电层)、导电迹线和电连接焊盘。一或多个半导体器件可以附接到封装衬底。相对于某一组件或组件的群组或组件或组件的群组的某一平面而指定空间描述，例如“内”、“之内”、“外”、“之外”、“顶部”、“底部”、“前”、“后”、“上”、“向上”、“下”、“向下”、“垂直”、“垂直地”、“水平”、“水平地”、“上方”、“下方”等，以用于定向如相关联图中所展示的组件。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施可以任何定向或方式在空间上布置，其限制条件为本专利技术的实施例的优点是不因此布置而有偏差。图1显示根据本专利技术一实施例的一种封装补底1的横截面图。该封装补底1包括绝缘层111、112、113、114、115、116和117、参考层121、122、123和124、一焊接掩模层13和图案化导电层21、22及23。該图案化导电层21包含导电迹线142和143。該图案化导电层22包含导电迹线141、144和145。該图案化导电层23包含导电迹线146和147。該参考层121係於該图案化导电层21下方。該参考层122係於該图案化导电层21上方及該图案化导电层22下方。該参考层123係於該图案化导电层22上方及該图案化导电层23下方。該参考层124係於該图案化导电层23上方。该等参考层121、122、123和124及该等图案化导电层21、22及23之每一个包括一金属或多种金属、一金属合金或多种金属合金、具有金属及/或金属合金分散于其内之一材料或其组合。例如，该参考层121可包括铝、铜、钛或其组合。该等参考层121、122、123和124及该等图案化导电层21、22及23之每一个可由相同或不同材料之多个层所形成，或可由单层形成。该等参考层121、122、123和124及该等图案化导电层21、22及23之一个或多个可包括一单层，而其余可以包括多层。焊接掩模层13可以用于保护该参考层124和该图案化导电层23。在一个或多个实施例中，焊料掩模层13是或包括感光干膜或其它可图案的材料，例如聚酰亚胺。在其它实施例中，该焊料掩模层13是或包括阻焊剂。开口(未示出)可以由焊料掩模层13定义，以露出用于外部电连接的该参考层124的一部分。这种开口可以是任何合适的形状，包括但不限于：柱状(例如圆柱形，椭圆柱状，方柱状，矩形柱状或其它柱状)或非柱状(例如圆锥形，漏斗形或其他非柱状)。由焊料掩模层13定义的开口的侧壁可以是弧形。由焊料掩模层13定义的开口的侧壁可以具有纹理。在一个或多个实施例中，一个或多个绝缘层111、112、113、114、115、116和117是或包括聚合物材料；在一个或多个实施例中，一个或多个绝缘层111、112、113、114、115、116和117是或包括非聚合物材料。例如，绝缘层111、112、113、114、115、116和117中的一个或多个可以包括处于硬化或半硬化状态的可流动电介质材料，例如液晶聚合物、预浸料、Ajinomoto积聚膜(ABF)、树脂、环氧化合物等。在一个或多个实施例中，绝缘层111、112、113、114、115、116和117中的每一个包括单个树脂层。在其它实施例中，绝缘层111、112、113、114、115、116和117中的一个或多个包括多个树脂层；例如，由树脂形成的第一子层和由增强树脂(例如由玻璃纤维或凯夫拉尔纤维增强的树脂)形成的第二子层。在一个或多个实施例中，绝缘层111、112、113、114、115、116和117中的每一个包括预浸料，并且预浸料坯可以是单层或多层。在一个或多个实施例中，绝缘层111、112、113、114、115、116和117中的每一个包括至少一个预浸料层和至少一个树脂层。在一个或多个实施例中，一个或多个绝缘层111、112、113、114、115、116和117是厚度约为30至35μm的ABF。插入损耗可影响传输速率。如本文所用的插入损耗是指由将设备插入传输路径(例如，传输线或光纤)而产生的信号功率的损失，并以分贝(dB)表示。例如，如果导电迹线141被设计用于传输高数据速率信号(例如，等于或大于约56吉比特每秒(Gb/s))，则应仔细控制导电迹线141的阻抗以实现阻抗匹配。然而，由于整体封装和所包括的衬底尺寸不断减小，所以围绕导电迹线141的绝缘层114和115的厚度可以是薄的(例如，30至35微米(μm))，因此导电迹线141的宽度为小到达到目标导体阻抗值(例如，100欧姆)，例如小于或等于约20μm的宽度。然而，用于高数据速率信号的窄宽度导电迹线141的电阻传输损耗可变得显着。为了减少插入损耗，图2显示与图1中的封装基板1相似的封装基板2。除了图1的导电迹线141之外，图2具有比图1的导电迹线141更大的宽度(大于或等于约40μm)。本文档来自技高网...

【技术保护点】
一种衬底，其包括：一第一图案化导电层，其包括：一对第一导电迹线；一对第二导电迹线；及于所述对第一导电迹线及所述对第二导电迹线之间之一第一参考迹线；及一第一参考层，其于所述第一图案化导电层上方，所述第一参考层限定一开口。

【技术特征摘要】
2016.05.11 US 15/152,3161.一种衬底，其包括：一第一图案化导电层，其包括：一对第一导电迹线；一对第二导电迹线；及于所述对第一导电迹线及所述对第二导电迹线之间之一第一参考迹线；及一第一参考层，其于所述第一图案化导电层上方，所述第一参考层限定一开口。2.根据权利要求1所述的衬底，其进一步包括：一第三导电迹线，其中，所述对第一导电迹线之每一者具有一第一宽度，所述第三导电迹线具有一第二宽度，且所述第一宽度大于所述第二宽度。3.根据权利要求2所述的衬底，其中，所述第三导电迹线之第二宽度小于或等于约20微米。4.根据权利要求1所述的衬底，其中，每个所述对第一导电迹线具有大于或等于约40微米之一第一宽度。5.根据权利要求1所述的衬底，其中，所述对第一导电迹线之每一者具有第一宽度，所述第一导电迹线由一第一距离彼此分开，所述第一参考层的所述开口具有大于或等于一量之一第三宽度。6.根据权利要求1所述的衬底，其中，所述对第一导电迹线之每一者具有一第一宽度，所述第一参考迹线具有一第二宽度，所述第一导电迹线由一第一距离彼此分开，所述第一参考迹线从所述对第一导电迹线之一相邻者分离一第二距离，以及所述第一参考层的所述开口具有小于或等于一量之一第三宽度。7.根据权利要求1所述的衬底，其进一步包括在所述开口和所述第一图案化导电层上方的一第二参考迹线。8.根据权利要求1所述的衬底，其进一步包括在所述第一图案化导电层上方的一第二图案化导电层，该第二图案化导电层包括一第三导电迹线，其中，所述第一导电迹线之每一者具有一第一宽度，所述第三导电迹线具有一第二宽度，所述第一宽度大于所述第二宽度。9.一种衬底，其包括：一第一图案化导电层，其包括：一第一导电迹线；一第二导电迹线；及一第一参考迹线，其于所述第一导电迹线和所述第二导电迹线之间；及一第一参考层，其于...

【专利技术属性】
技术研发人员：周源羲，谢村隆，王陈肇，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾,71