半导体元件及制造方法技术

本发明专利技术公开了一种半导体元件及制造方法，用以在不降低器件开关频率和导通压降的情况下，提高高压肖特基二极管的抗浪涌能力。所述方法包括：在半导体材料的预设的多个注入位置进行离子注入；通过注入的离子，在每个注入位置形成掺杂P型区，以及在所述掺杂P型区扩散出的掺杂P型扩散区；在每个注入位置进行沟槽刻蚀，并且在刻蚀过程中，刻蚀去除所述掺杂P型区，保留所述掺杂P型扩散区，以使形成的半导体元件的每个元胞区具有掺杂P型扩散区。

【技术实现步骤摘要】
半导体元件及制造方法
本专利技术涉及电子器件领域，特别是涉及一种具有高浪涌能力的半导体元件及制造方法。
技术介绍
肖特基二极管是一种以电子为载流子的单极载流子器件，因其具有较低的导通压降和较快的开关频率广泛应用于开关电源和其他要求高速功率开关设备中。目前市场上应用比较广泛的是TMBS(沟槽栅肖特基二极管)。在高压应用领域，由于肖特基二极管是单极载流子器件，器件的体硅电阻率很大，器件导通压降很大，特别是在大电流浪涌条件下，器件很容易因功耗过大而烧毁。相比于快恢复二极管，肖特基二极管具有较低的抗浪涌能力。
技术实现思路
为了克服上述缺陷，本专利技术要解决的技术问题是提供一种半导体元件及制造方法，用以在不降低器件开关频率和导通压降的情况下，提高高压肖特基二极管的抗浪涌能力。为解决上述技术问题，本专利技术提供一种半导体元件的制造方法，所述方法包括：在半导体材料的预设的多个注入位置进行离子注入；通过注入的离子，在每个注入位置形成掺杂P型区，以及在所述掺杂P型区扩散出的掺杂P型扩散区；在每个注入位置进行沟槽刻蚀，并且在刻蚀过程中，刻蚀去除所述掺杂P型区，保留所述掺杂P型扩散区，以使形成的半导体元件的每个元胞区具有掺杂P型扩散区。可选地，所述掺杂P型区的离子掺杂浓度大于所述掺杂P型扩散区的离子掺杂浓度。可选地，所述通过注入的离子，在每个注入位置形成掺杂P型区，以及在所述掺杂P型区扩散出的掺杂P型扩散区之前，包括：对注入离子的半导体材料进行快速热退火。可选地，所述在半导体材料的预设的多个注入位置进行离子注入，包括：在所述半导体材料的外延层淀积阻挡层；在所述阻挡层的每个注入位置刻蚀出离子注入窗口；通过所述离子注入窗口进行离子注入。具体地，所述阻挡层为氮化硅层；当所述半导体元件为沟槽肖特基二极管时，离子源为BF3或BCl3，离子注入能量在30KEV-120KEV之间，离子注入剂量1011～1013cm-2之间。具体地，所述在每个注入位置进行沟槽刻蚀，并且在刻蚀过程中，刻蚀去除所述掺杂P型区，保留所述掺杂P型扩散区，以使形成的半导体元件的每个元胞区具有掺杂P型扩散区，还包括：在刻蚀出沟槽后，在所述半导体材料生长栅氧化层；在所述栅氧化层进行多晶硅淀积，并反刻，以使所述沟槽内余留多晶硅；去除所述阻挡层；溅射金属层，形成所述半导体元件。为解决上述技术问题，本专利技术提供一种半导体元件，所述半导体元件为沟槽结构；所述沟槽结构的每个沟槽对应一元胞区；所述元胞区具有掺杂P型扩散区。可选地，所述掺杂P型扩散区由掺杂P型区的离子源扩散形成；所述掺杂P型区由注入所述半导体元件的离子源注入形成的。可选地，一个沟槽对应设置在一掺杂P型区上。可选地，每个沟槽所占空间区域大于或等于所述掺杂P型区所占空间区域。本专利技术有益效果如下：本专利技术中方法及半导体元件，通过在半导体元件的每个元胞区形成掺杂P型扩散区，从而既不降低器件开关频率和导通压降，同时有效提高半导体元件的抗浪涌能力。附图说明图1是本专利技术实施例中具有阻挡层的半导体材料结构示意图；图2是本专利技术实施例中具有离子注入窗口的半导体材料结构示意图；图3是本专利技术实施例中具有P型环区的半导体材料结构示意图；图4是本专利技术实施例中具有沟槽结构的半导体材料结构示意图；图5是本专利技术实施例中反刻后半导体材料结构示意图；图6是本专利技术实施例中半导体元件的结构示意图。具体实施方式为了解决现有技术的问题，本专利技术提供了一种半导体元件及制造方法，以下结合附图以及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本专利技术，并不限定本专利技术。实施例一本专利技术实施例提供一种半导体元件的制造方法，所述方法包括：在半导体材料的预设的多个注入位置进行离子注入；通过注入的离子，在每个注入位置形成掺杂P型区，以及在所述掺杂P型区扩散出的掺杂P型扩散区；在每个注入位置进行沟槽刻蚀，并且在刻蚀过程中，刻蚀去除所述掺杂P型区，保留所述掺杂P型扩散区，以使形成的半导体元件的每个元胞区具有掺杂P型扩散区。本专利技术实施例通过在半导体材料的预设的多个注入位置进行离子注入；通过注入的离子，在每个注入位置形成掺杂P型区，以及在所述掺杂P型区扩散出的掺杂P型扩散区；在每个注入位置进行沟槽刻蚀，并且在刻蚀过程中，刻蚀去除所述掺杂P型区，保留所述掺杂P型扩散区，以使形成的半导体元件的每个元胞区具有掺杂P型扩散区，从而既不降低器件开关频率和导通压降，同时有效提高半导体元件的抗浪涌能力。在上述实施例的基础上，进一步提出上述实施例的变型。在本专利技术实施例中，可选地，所述掺杂P型区的离子掺杂浓度大于所述掺杂P型扩散区的离子掺杂浓度。在本专利技术实施例中，可选地，所述通过注入的离子，在每个注入位置形成掺杂P型区，以及在所述掺杂P型区扩散出的掺杂P型扩散区之前，包括：对注入离子的半导体材料进行快速热退火。工艺温度900℃-1150℃之间，快速热退火工艺确保P型注入区横向扩散较低。在本专利技术实施例中，可选地，所述在半导体材料的预设的多个注入位置进行离子注入，包括：在所述半导体材料的外延层淀积阻挡层；在所述阻挡层的每个注入位置刻蚀出离子注入窗口；通过所述离子注入窗口进行离子注入。其中，所述阻挡层为氮化硅层；当所述半导体元件为沟槽肖特基二极管时，离子源为BF3或BCl3，离子注入能量在30KEV-120KEV之间，离子注入剂量1011～1013cm-2之间。进一步地，所述在每个注入位置进行沟槽刻蚀，并且在刻蚀过程中，刻蚀去除所述掺杂P型区，保留所述掺杂P型扩散区，以使形成的半导体元件的每个元胞区具有掺杂P型扩散区，还包括：在刻蚀出沟槽后，在所述半导体材料生长栅氧化层；在所述栅氧化层进行多晶硅淀积，并反刻，以使所述沟槽内余留多晶硅；去除所述阻挡层；溅射金属层，形成所述半导体元件。以所述半导体元件为高压沟槽栅肖特基二极管为例，详细说明本专利技术实施例。本专利技术实施例中在对具有高浪涌能力的高压沟槽栅肖特基二极管进行晶圆沟槽刻蚀前，先进行一次离子注入工艺。本专利技术实施例采用氮化硅层作为离子注入时非注入区域的离子注入阻挡层和沟槽刻蚀时的非刻蚀区的刻蚀阻挡层。本专利技术实施例中离子源是P型掺杂源BF3，BCl3等，离子注入能量在30KEV-120KEV之间，离子注入剂量1011～1013cm-2之间。本专利技术实施例中在离子注入后采用快速热退火工艺，以减少P型杂质的横向扩散。本专利技术实施例中外延层材料不止局限于硅器件，也可以应用于碳化硅等宽禁带半导体领域。具体说，本专利技术实施例的工艺方法，包括：1)如图1所示，首先在半导体材料的外延层2上淀积一层2000A左右的氮化硅层1，作为沟槽硅刻蚀的阻挡层，其中3为半导体材料的N层。2)如图2所示，在所述半导体材料表面第一次光刻，(根据预设的注入位置)刻蚀出离子注入窗口，对于N型肖特基来说，离子源可以是BF3、BCL3等，离子注入能量在30KEV-120KEV之间，离子注入剂量1011～1013cm-2之间。3)然后进行快速热退火工艺，工艺温度900℃-1150℃之间，快速热退火工艺确保P型注入区横向扩散较低，如图3所示，在低掺杂的外延层2上形成P型环区4。4)在所述半导体上进行沟槽结构的刻蚀，以氮化硅层1作为刻蚀阻挡层。刻蚀出的沟槽结构如图4所示。离子注入区窗口和刻蚀窗口本文档来自技高网...

【技术保护点】
一种半导体元件的制造方法，其特征在于，所述方法包括：在半导体材料的预设的多个注入位置进行离子注入；通过注入的离子，在每个注入位置形成掺杂P型区，以及在所述掺杂P型区扩散出的掺杂P型扩散区；在每个注入位置进行沟槽刻蚀，并且在刻蚀过程中，刻蚀去除所述掺杂P型区，保留所述掺杂P型扩散区，以使形成的半导体元件的每个元胞区具有掺杂P型扩散区。

【技术特征摘要】
1.一种半导体元件的制造方法，其特征在于，所述方法包括：在半导体材料的预设的多个注入位置进行离子注入；通过注入的离子，在每个注入位置形成掺杂P型区，以及在所述掺杂P型区扩散出的掺杂P型扩散区；在每个注入位置进行沟槽刻蚀，并且在刻蚀过程中，刻蚀去除所述掺杂P型区，保留所述掺杂P型扩散区，以使形成的半导体元件的每个元胞区具有掺杂P型扩散区。2.如权利要求1所述的方法，其特征在于，所述掺杂P型区的离子掺杂浓度大于所述掺杂P型扩散区的离子掺杂浓度。3.如权利要求1所述的方法，其特征在于，所述通过注入的离子，在每个注入位置形成掺杂P型区，以及在所述掺杂P型区扩散出的掺杂P型扩散区之前，包括：对注入离子的半导体材料进行快速热退火。4.如权利要求1-3中任意一项所述的方法，其特征在于，所述在半导体材料的预设的多个注入位置进行离子注入，包括：在所述半导体材料的外延层淀积阻挡层；在所述阻挡层的每个注入位置刻蚀出离子注入窗口；通过所述离子注入窗口进行离子注入。5.如权利要求4所述的方法，其特征在于，所述阻挡层为氮化硅层；当所述半导体元件为沟槽肖特基二极...

【专利技术属性】
技术研发人员：单亚东，谢刚，张伟，胡丹，
申请(专利权)人：广微集成技术深圳有限公司，
类型：发明
国别省市：广东,44