一种VDMOS器件制造技术

本实用新型专利技术公开了VDMOS器件，包括：衬底层；外延层，生长于衬底层的一侧；P

【技术实现步骤摘要】
一种VDMOS器件


[0001]本技术涉及半导体器件领域，尤其涉及一种VDMOS器件。

技术介绍

[0002]屏蔽栅场效应晶体管是在传统的沟槽VDMOS的基础上发展而来的，具有上下两层多晶结构，上层多晶是门极控制栅结构，与传统沟槽结构类似，下层多晶通过走线与源极相联，起到屏蔽门极作用。它和传统的沟槽VDMOS相比，在同等耐压下拥有更小的导通电阻，以及更低的米勒电容，具有更快的开关速度。由于实际应用环境的复杂，对功率VDMOS的可靠性要求比较高，功率器件产品在其生产、制造、装配以及工作过程中极易受到ESD的影响，造成产品内部损伤、可靠性降低，功率VDMOS的ESD薄弱点是栅源端的薄层栅氧化层击穿，屏蔽栅VDMOS因具有双栅结构，其失效点还有上下两层多晶结构间的氧化层击穿。两层多晶结构的隔离主要两种形成方法，一种是通过淀积二氧化硅形成隔离，另外一种是通过多晶硅热氧化形成介质隔离。第一种通过淀积形成的二氧化硅，在刻蚀时不容易控制厚度，并且刻蚀容易造成氧化层损伤，降低栅源两端的击穿电压；第二种多晶硅热氧化形成的氧化层，氧化层的质量较差，抗ESD能力也较差。

技术实现思路

[0003]本技术实施例提供一种VDMOS器件，用以至少解决现有技术中VDMOS器件抗ESD能力也较差的问题。
[0004]根据本技术提出的一种VDMOS器件，包括：
[0005]衬底层，为N型重掺杂层；
[0006]外延层，生长于所述衬底层的一侧，所述外延层为N型轻掺杂层；
[0007]P
‑
body层，设置于所述外延层远离所述衬底层的一侧；
[0008]欧姆接触层，设置于所述P
‑
body层远离所述外延层的一侧；
[0009]源极电子层，与所述欧姆接触层并列，设置于所述P
‑
body层远离所述外延层的一侧；
[0010]第一金属层，覆盖所述欧姆接触层与所述源极电子层，且与所述欧姆接触层、所述源极电子层均电连接；
[0011]沟道，设置于所述第一金属层与所述外延层之间，所述沟道靠近所述源极电子层远离所述欧姆接触层的一侧；
[0012]栅极多晶硅层，设置于所述沟道，与所述第一金属层、所述P
‑
body层、所述源极电子层均通过第一隔离层隔离；
[0013]源极多晶硅层，设置于所述栅极多晶硅层远离所述第一金属层的一侧，与所述外延层通过第二隔离层隔离；
[0014]所述栅极多晶硅层的头端与所述源极多晶硅层的头端平齐，所述源极多晶硅层的尾端通过第二金属层与所述第一金属层连接，所述第二金属层为肖特基势垒金属；所述栅
极多晶硅层的尾端通过第三隔离层与所述源极多晶硅层的尾端隔离，且所述第三隔离层在第一金属层至衬底层方向的深度要大于所述栅极多晶硅层的深度。
[0015]根据本技术的一些实施例，所述第一隔离层的厚度小于所述第二隔离层的厚度。
[0016]根据本技术的一些实施例，所述第一隔离层的厚度为30
‑
150nm。
[0017]根据本技术的一些实施例，所述第二隔离层的厚度为0.1
‑
0.8um。
[0018]根据本技术的一些实施例，所述栅极多晶硅层为P型重掺杂层，所述源极多晶硅层为N型轻掺杂层。
[0019]根据本技术的一些实施例，所述栅极多晶硅层的掺杂杂质为硼或铝。
[0020]根据本技术的一些实施例，所述源极多晶硅层的掺杂杂质为磷或砷，掺杂浓度为1E15
‑
1E17cm
‑3。
[0021]根据本技术的一些实施例，所述肖特基势垒金属为钛或镍。
[0022]采用本技术实施例的技术方案，将传统的双层多晶结构之间的氧化层转化为新型的PN结隔离，同时源极多晶硅层与第一金属层源极金属的连接采用肖特基势垒金属进行连接，使得栅极与源极之间形成PN结二极管与肖特基二极管，在达到降低米勒电容效果的同时，还能在静电释放时，使得二极管先被击穿，直接从栅源之间的寄生二极管释放能量，从而进一步提高了抗ESD能力。
[0023]上述说明仅是本技术技术方案的概述，为了能够更清楚了解本技术的技术手段，而可依照说明书的内容予以实施，并且为了让本技术的上述和其它目的、特征和优点能够更明显易懂，以下特举本技术的具体实施方式。
附图说明
[0024]通过阅读下文实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本技术的限制。在附图中：
[0025]图1是本技术实施例中VDMOS器件的结构示意图；
[0026]图2是本技术实施例中VDMOS器件的等效电路示意图。
具体实施方式
[0027]下面将参照附图更详细地描述本技术的示例性实施例。虽然附图中显示了本技术的示例性实施例，然而应当理解，可以以各种形式实现本技术而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本技术，并且能够将本技术的范围完整的传达给本领域的技术人员。
[0028]本技术实施例提出一种VDMOS器件，参考图1，包括：
[0029]衬底1，为N型重掺杂层。
[0030]外延层2，生长于所述衬底层1的一侧，所述外延层2为N型轻掺杂层。
[0031]P
‑
body层3，设置于所述外延层2远离所述衬底层1的一侧，该层为P型轻掺杂层。
[0032]欧姆接触层4，设置于所述P
‑
body层3远离所述外延层2的一侧，该层为P型重掺杂层，用于提供欧姆接触。
[0033]源极电子层5，与所述欧姆接触层4并列，设置于所述P
‑
body层3远离所述外延层2的一侧，该层为N型重掺杂层，用于为器件工作时提供源极电子。
[0034]第一金属层6，覆盖所述欧姆接触层4与所述源极电子层5，且与所述欧姆接触层4、所述源极电子层5均电连接。
[0035]沟道，设置于所述第一金属层6与所述外延层3之间，所述沟道靠近所述源极电子层5远离所述欧姆接触层4的一侧。沟道占据外延层2的部分空间，该空间在生产过程中可以通过腐蚀或其他方式对外延层2进行处理得到。
[0036]栅极多晶硅层7，设置于所述沟道，与所述第一金属层6、所述P
‑
body层3、所述源极电子层5均通过第一隔离层9隔离。第一隔离层9主要用于提供栅源间的电隔离。
[0037]源极多晶硅层8，设置于所述栅极多晶硅层7远离所述第一金属层6的一侧，与所述外延层2通过第二隔离层10隔离。
[0038]所述栅极多晶硅层7的头端与所述源极多晶硅层8的头端平齐，所述源极多晶硅层8的尾端通过第二金属层11与所述第一金属层6连接，所述第二金属层11为肖特基势垒金属本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种VDMOS器件，其特征在于，包括：衬底层，为N型重掺杂层；外延层，生长于所述衬底层的一侧，所述外延层为N型轻掺杂层；P
‑
body层，设置于所述外延层远离所述衬底层的一侧；欧姆接触层，设置于所述P
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body层远离所述外延层的一侧；源极电子层，与所述欧姆接触层并列，设置于所述P
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body层远离所述外延层的一侧；第一金属层，覆盖所述欧姆接触层与所述源极电子层，且与所述欧姆接触层、所述源极电子层均电连接；沟道，设置于所述第一金属层与所述外延层之间，所述沟道靠近所述源极电子层远离所述欧姆接触层的一侧；栅极多晶硅层，设置于所述沟道，与所述第一金属层、所述P
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body层、所述源极电子层均通过第一隔离层隔离；源极多晶硅层，设置于所述栅极多晶硅层远离所述第一金属层的一侧，与所述外延层通过第二隔离层隔离；所述栅极多晶硅层的头端与所述源极多晶硅层的头端平齐，所述源极多晶硅层的尾端通过第二金属层与所述第一金属层连接，所述第二金属层为肖特...

【专利技术属性】
技术研发人员：单亚东，谢刚，胡丹，
申请(专利权)人：广微集成技术深圳有限公司，
类型：新型
国别省市：