用于性能增强的伪MOL去除制造技术

本公开实施例涉及一种形成集成芯片的方法和相关形成方法，该集成芯片具有以不规则间距设置的中段制程(MOL)结构。在一些实施例中，集成芯片具有带有多个源极/漏极区的阱区。多个栅极结构以规则的间距设置在阱区上方。多个中段制程(MOL)结构横向交错在多个栅极结构的一些之间且以不规则间距设置在阱区上方，该不规则间距具有大于规则间距的第一间距。由于MOL结构具有带有大于规则间距的第一间距的不规则间距，多个栅极结构的一个或多个通过减少寄生电容的空间与最近的栅极或MOL结构间隔开。本发明专利技术实施例涉及用于性能增强的伪MOL去除。

Pseudo MOL removal for performance enhancement

The embodiment of the present invention relates to a method for forming an integrated chip and related formation method, wherein the integrated chip has a middle course (MOL) structure with irregular spacing. In some embodiments, the integrated chip has a well region with multiple source / drain regions. A plurality of gate structures are arranged above the well area at regular intervals. A plurality of intermediate process (MOL) structures are transversely interlaced between some of the gate structures and are arranged above the well area with irregular spacing, and the irregular spacing has the first spacing larger than the regular spacing. Because the MOL structure has an irregular spacing with the first spacing larger than the regular spacing, one or more of the gate structures are spaced apart from the nearest gate or MOL structure by reducing the parasitic capacitance space. The embodiments of the present invention involve pseudo MOL removal for performance enhancement.

【技术实现步骤摘要】
用于性能增强的伪MOL去除
本专利技术实施例涉及用于性能增强的伪MOL去除。
技术介绍
在过去四十年里，对更好的性能(例如，提高的处理速度、增加的存储容量等)、缩小的形式因数、延长的电池寿命和低成本的持续需求推动了半导体制造产业。响应于此需求，该行业不断地减小半导体器件组件的尺寸，以使当今的集成芯片可包括布置在单个半导体管芯上的数百万或数十亿的半导体器件。
技术实现思路
根据本专利技术的一些实施例，提供了一种集成芯片，包括：阱区，包括多个源极/漏极区；多个栅极结构，以基本规则间距设置在所述阱区上方；以及多个中段制程(MOL)结构，横向交错在所述多个栅极结构的一些之间且以不规则间距设置在所述阱区上方，所述不规则间距包括大于所述基本规则间距的第一间距。根据本专利技术的另一些实施例，还提供了一种集成芯片，包括：阱区，包括多个源极/漏极区；多个栅极结构，设置在所述阱区上方且通过第一间距彼此横向分离；以及多个中段制程(MOL)结构，以横向交错在所述多个栅极结构的两个栅极结构之间的位置设置在所述阱区上方，其中，所述多个中段制程结构的至少两个相邻的中段制程结构通过大于所述第一间距的第二间距横向分离。根据本专利技术的另一些实施例，还提供了一种形成集成芯片的方法，包括：在半导体衬底上方形成多个栅极结构；形成包括多个源极/漏极区的阱区，其中，所述阱区位于所述多个栅极结构下面；形成具有多个中段制程结构的原始中段制程(MOL)层，所述中段制程结构横向交错在所述多个栅极结构之间并位于所述阱区上面；以及去除位于所述阱区上面的所述原始中段制程层的一部分以形成改进的中段制程层。附图说明结合附图阅读以下详细说明，可更好地理解本公开的各方面。应注意到，根据本行业中的标准惯例，各种部件未按比例绘制。实际上，为了简化说明，可以任意增加或减少各种部件的尺寸。图1示出了具有以不规则间距设置以减少寄生电容的中段制程(MOL)层的衬底的一些实施例的三维视图。图2示出了具有以不规则间距设置以减少寄生电容的MOL层的衬底的一些实施例的截面图。图3A-3B示出了具有以不规则间距设置的MOL层的NAND栅极的一些实施例。图4A-4B示出了具有以不规则间距设置的MOL层的NOR栅极的一些实施例。图5示出了在FinFET器件内的栅极结构之间具有以不规则间距设置的MOL层的衬底的一些实施例的三维视图。图6A-6B示出了在FinFET器件内的栅极结构之间具有以不规则间距设置的MOL层的NAND栅极的一些实施例。图7-11示出了对应于形成集成芯片的方法的一些实施例的俯视图和截面图，该集成芯片具有以不规则间距设置的MOL层。图12示出了形成具有以不规则间距设置的MOL层的集成芯片的方法的一些实施例的流程图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的许多不同实施例或实例。下面描述了部件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在第二部件上方或者之上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各个实例中重复参考标号和字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所论述的实施例和/或结构之间的关系。另外，为便于描述，本文中可以使用诸如“在…之下”、“在…下方”、“下”、“在…之上”、“上”等的空间相对位置术语，以描述如图中所示的一个元件或部件与另一个(另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。该装置可调整为其他方向(旋转90度或者面向其他方向)，而其中所使用的空间相关叙词也可做相应解释。此外，应当理解，在所示层中使用的填料和颜色在整个公开中类似(例如，在图2所示的层中使用的填料和颜色与在图3A-3B所示的层中使用的填料和颜色类似)。在新兴技术节点中，小尺寸的晶体管组件可引起用于后段制程(BEOL)金属层布线的限制性的拓扑选择。为减轻金属层布线问题，可使用中段制程(MOL)局部互连层。MOL局部互连层是垂直设置于前段制程(FEOL)和BEOL之间的导电金属层。MOL局部互连层可提供较高密度的局部布线，其可避免较低BEOL金属层上的稀缺布线资源的消耗。通常，MOL局部互连层包括以恒定的(即，规则的)间距形成在阱区上方以改善光刻工艺窗口的MOL结构。导电接触件随后形成到一些MOL结构上，其需要被设计为形成与上面的金属引线层形成电连接。这导致产生伪MOL结构，其是不与上面的金属引线层电连接的MOL结构。应当理解，在新兴技术节点中(例如，14nm、10nm、7nm等)，MOL结构和栅极结构之间的小尺寸正变得足够小，以产生显著降低晶体管器件性能的寄生电容。本公开涉及一种形成集成芯片的方法和相关装置，该芯片移除不必要的MOL伪结构以减少寄生电容并以不规则的间距形成MOL结构。在一些实施例中，集成芯片包括阱区，该阱区包括多个源极/漏极区。多个栅极结构以规则的间距设置在阱区上方。多个中段制程(MOL)结构横向交错在多个栅极结构的一些之间且以不规则间距设置在阱区上方，该不规则间距具有大于规则间距的第一间距。通过具有以不规则间距布置的MOL结构，该不规则间距包括大于规则间距的第一间距，多个栅极结构的一个或多个通过相对较大的空间与最近的栅极或MOL结构间隔开，该相对较大的空间提供相对较小的寄生电容。图1示出了具有以不规则间距设置以减少寄生电容的中段制程(MOL)层的芯片100的一些实施例的三维视图。集成芯片100包括阱区103，该阱区103包括沿着第一方向116设置在半导体衬底102内的多个源极/漏极区104(为了简化说明，在图1中用参考数字标出单个源极/漏极区104)。在一些实施例中，阱区103可具有与源极/漏极区104相反的掺杂区(例如，形成在p型衬底内的PMOS有源区可包括设置在n型阱区103内的p型源极/漏极区)。多个源极/漏极区104包括通过沟道区105水平分离的高度掺杂区(例如，其掺杂浓度大于周围的半导体衬底102的掺杂浓度)。多个栅极结构106设置在沟道区105上方且沿着垂直于第一方向116的第二方向118在阱区103上方延伸。多个栅极结构106以沿着第一方向116延伸的重复图案设置。在重复图案内，多个栅极结构106以规则间距110设置(即，在栅极结构的左边缘之间或栅极结构的右边缘之间的空间基本相同)。多个中段制程(MOL)结构108设置在阱区103上方多个栅极结构106的相邻结构之间的位置。多个MOL结构108与源极/漏极区104电接触，且被构造为在源极/漏极区104和上面的导电接触件(未示出)之间提供横向布线(例如，以第一方向116和/或第二方向118)。多个MOL结构108中的两个或多个以大于规则间距110的间距112设置在阱区103上方。由于间距112大于规则间距110，多个MOL结构108中的至少两个相邻的MOL结构通过大于规则间距的第二距离横向分离。然而，由于多个栅极结构106以规则间距设置，这表示多个栅极结构106的一些未通过介于中间的MOL结构分离。通过使得多个栅极结构106中的一些未通过MOL结构108分本文档来自技高网...

【技术保护点】
一种集成芯片，包括：阱区，包括多个源极/漏极区；多个栅极结构，以基本规则间距设置在所述阱区上方；以及多个中段制程(MOL)结构，横向交错在所述多个栅极结构的一些之间且以不规则间距设置在所述阱区上方，所述不规则间距包括大于所述基本规则间距的第一间距。

【技术特征摘要】
2016.05.06 US 15/148,2741.一种集成芯片，包括：阱区，包括多个源极/漏极区；多个栅极结构，以基本规则间距设置在所述阱区上方；以及多个中段制程(MOL)结构，横向交错在所述多个栅极结构的一些之间且以不规则间距设置在所述阱区上方，所述不规则间距包括大于所述基本规则间距的第一间距。2.根据权利要求1所述的集成芯片，还包括：导电接触件，设置在所述多个中段制程结构上方且被构造为将所述多个中段制程结构电连接到上面的金属引线。3.根据权利要求1所述的集成芯片，其中，设置在所述阱区上方的所述多个中段制程结构包括：两个或多个以所述第一间距设置的中段制程结构和两个或多个以基本等于所述基本规则间距的第二间距设置的中段制程结构。4.根据权利要求1所述的集成芯片，还包括：附加阱区，包括多个第二源极/漏极区；多个第二中段制程结构，以基本等于所述第一间距的第三间距设置在所述附加阱区上方；并且其中，所述阱区电连接到所述附加阱区。5.根据权利要求1所述的集成芯片，其中，所述多个栅极结构包括：第一栅极结构，通过中段制程结构与在第一侧上的第二栅极结构分离，但不通过中段制程结构与在第二侧上的第三栅极结构分离，所述第二侧与所述第一侧相对。6.根据权利要求1所述的集成芯片，其中，...

【专利技术属性】
技术研发人员：杨惠婷，赖志明，陈俊光，陈志良，杨超源，曾健庭，萧锦涛，沈孟弘，刘如淦，林威呈，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71