静电放电保护装置、存储器元件及静电放电保护方法制造方法及图纸

本发明专利技术公开了一种静电放电保护装置、存储器元件及静电放电保护方法。此静电放电保护装置包括：半导体基材、第一栅极结构、第一掺杂区、第二掺杂区以及第三掺杂区。半导体基材包括一个具有第一电性的掺杂阱区，且其一端接地。第一栅极结构，位于掺杂阱区之上。第一掺杂区具有第二电性位于掺杂阱区之中，邻接第一栅极结构，且与焊垫电性连接。第二掺杂区具有该第二电性，位于掺杂阱区之中，且邻接第一栅极结构。第三掺杂区具有第一电性，位于掺杂阱区之中，且与第二掺杂区形成P/N结。其中，第二掺杂区和第三掺杂区分别具有大于掺杂阱区的掺杂浓度。

Electrostatic discharge protection device, memory element and electrostatic discharge protection method

The invention discloses an electrostatic discharge protection device, a memory element and an electrostatic discharge protection method. The ESD protection device includes a semiconductor substrate, a first gate structure, a first doping region, a second doping region, and a third doping region. The semiconductor substrate consists of a doped well region with a first electric property, and one end of which is grounded. The first gate structure is located on the doped well region. The first doping region has second electrical properties in the doped well region, adjacent to the first gate structure, and electrically connected with the pad. The second doping region has the second electric property, and is located in the doped well region and adjacent to the first gate structure. The third doping region has the first electric property, which is located in the doped well region and forms a P/N junction with the second doping region. The second doping region and the third doping region are larger than the doping concentration in the doped well region.

【技术实现步骤摘要】
静电放电保护装置、存储器元件及静电放电保护方法
本专利技术是有关于一种半导体集成电路及其应用。特别是有关于一种静电放电(electrostaticdischarge，ESD)保护装置、具有该静电放电保护装置的存储器元件及静电放电保护方法。
技术介绍
静电放电是一种在不同物体之间所生的静电电荷累积和转移现象。会在非常短暂的时间，通常只有几个纳秒，产生非常高能量的高密度的电流，一旦流过半导体装置，通常会损坏半导体装置。故当通过机械、人体在半导体装置中产生静电电荷时，必须提供静电放电防护装置与放电路径以避免半导体装置受到损坏。以被广泛使用在集成电路的输入/输出(Input/Output，I/O)垫与内部电路之间的静电放电保护构造为例，其是采用多个金属-氧化物-半导体(Metal-Oxide-Semiconductor，MOS)晶体管，利用其在集成电路中所内建的寄生双载子晶体管电路来保护内部电路免于被由输入/输出垫所导入的静电放电电流所毁损。为提供金属-氧化物-半导体晶体管较大的静电放电保护耐受性，同时减少集成电路的布局(layout)尺寸，金属-氧化物-半导体晶体管一般会采用指状(finger)结构的设计。然而，由于个别指状结构的金属-氧化物-半导体晶体管和输入/输出垫之间存在位置(距离)的差异，当静电放电电流发生时，指状结构的金属-氧化物-半导体不容易被一致地开启，使得静电放电电流仅集中由少部分的指状结构的金属-氧化物-半导体进行放电，而使这些金属-氧化物-半导体因不堪负载而烧毁。因此，如何兼顾静电放电保护装置的布局尺寸并增强金属-氧化物-半导体被开启的一致性，已成为业界及待解决的课题。因此，有需要提供一种先进的静电放电保护装置及其应用，以改善已知技术所面临的问题。
技术实现思路
根据本专利技术的一实施例提供一种静电放电保护装置包括：半导体基材、第一栅极结构、第一掺杂区、第二掺杂区以及第三掺杂区。半导体基材包括一个具有第一电性的掺杂阱区，且其一端接地。第一栅极结构位于掺杂阱区之上。第一掺杂区具有第二电性位于掺杂阱区之中，邻接第一栅极结构，且与一个焊垫电性连接。第二掺杂区具有第二电性，位于掺杂阱区之中，且邻接第一栅极结构。第三掺杂区具有第一电性，位于掺杂阱区之中，且与第二掺杂区形成P/N结。其中，第二掺杂区和第三掺杂区分别具有实质大于掺杂阱区的掺杂浓度。根据本专利技术的另一实施例提供一种存储器元件，此存储器元件包含上述静电放电保护装置以及一个存储单元阵列，此存储单元阵列与静电放电保护装置的焊垫电性连接。根据本专利技术的又一实施例提供一种静电放电保护方法，包含下述步骤：首先提供一个静电放电保护装置与一个内部电路(internalcircuit)与静电放电保护装置电性连接，此静电放电保护装置包括：半导体基材、第一栅极结构、第一掺杂区、第二掺杂区以及第三掺杂区。半导体基材包括一个具有第一电性的掺杂阱区，且其一端接地。第一栅极结构位于掺杂阱区之上。第一掺杂区具有第二电性，位于掺杂阱区之中，邻接第一栅极结构，且与焊垫电性连接。第二掺杂区具有第二电性，位于掺杂阱区之中，且邻接第一栅极结构。第三掺杂区具有第一电性，位于掺杂阱区之中，且与第二掺杂区形成P/N结。其中，第二掺杂区和第三掺杂区分别具有实质大于掺杂阱区的掺杂浓度。当静电放电应力(ESDstress)施加于焊垫时，利用静电放电保护装置将静电放电电流通过半导体基材导入地面。根据上述实施例，本专利技术是在提供一种静电放电保护装置及其应用。静电放电保护装置包括位于半导体基材的掺杂阱区中的一个金属-氧化物-半导体晶体管与一个掺杂区。其中，金属-氧化物-半导体晶体管与掺杂阱区的电性不同；掺杂区与掺杂阱区具有相同电性，并与金属-氧化物-半导体晶体管的漏极(或源极)掺杂区形成一个P/N结。其中，掺杂阱区的一端接地；未与掺杂区形成P/N结的源极(或漏极)掺杂区与一个输入及/或输出焊垫电性连接；且掺杂区和漏极(或源极)掺杂区的掺杂浓度实质高于掺杂阱区的掺杂浓度。由于，形成P/N结的掺杂区和漏极(或源极)掺杂区具有较高的掺杂浓度，P/N结的逆向崩溃电压(reversebreakdownvoltage)较低。因此，当瞬间正向(反向)高电压经由焊垫触发金属-氧化物-半导体晶体管内部寄生的双载子晶体管时，会使来自于双载子晶体管基极(base)的载子，例如自由电子或空穴，通过隧穿效应(tunnelingeffect)导通P/N结，让静电放电电流流入掺杂阱区之中，藉以提高掺杂阱区的基材偏压(substratebias)，同时降低位于掺杂阱区之中其他金属-氧化物-半导体晶体管的阈值电压，使其他形成在掺杂阱区之中的金属-氧化物-半导体可被一致地开启，并进行放电。藉此，可在不大幅度增加元件布局尺寸的前提下，增强位于掺杂阱区中多个金属-氧化物-半导体被开启的一致性，解决已知技术因静电放电电流过于集中而导致静电放电保护装置烧毁的问题。附图说明为了对本专利技术的上述实施例及其他目的、特征和优点能更明显易懂，特举数个较佳实施例，并配合所附图式，作详细说明如下：图1A是根据本专利技术的一实施例所绘示的静电放电保护装置的剖面示意图；图1B是根据图1A的静电放电保护装置所绘示的等效电路图；图2是根据本专利技术的一实施例所绘示的静电放电保护装置的剖面示意图；图3A是本专利技术的一实施例所绘示的静电放电保护装置的剖面示意图；图3B是根据图3A的静电放电保护装置所绘示的等效电路图；图4是根据本专利技术的一实施例所绘示的静电放电保护装置的剖面示意图；图5是根据本专利技术的一实施例所绘示的静电放电保护装置的剖面示意图；以及图6是绘示使用图1A和图2所示的静电放电保护装置的存储器元件。【符号说明】11：内部电路12、14、34、42、44：N型金属-氧化物-半导体元件13：NPN双载子晶体管15：输出电路22、24：P型金属-氧化物-半导体元件23：PNP双载子晶体管60：存储器元件100、200、300、400、500：静电放电保护装置101、201：半导体基材101a、201a：掺杂阱区102：第一栅极结构102a：栅介电层102b：栅电极103、203：第一掺杂区104、204：第二掺杂区105、205：第三掺杂区106：焊垫107、207：P/N结108、308：第二栅极结构108a、308a：栅介电层108b、308b：栅电极109、209：第四掺杂区110、210：第五掺杂区112、412：导线401、402：栅极结构403、404、405：N型掺杂区406：P型掺杂区501：控制电路501a：电容501b：电阻501c：结点601：存储单元阵列VSS：接地VSSQ：接地VDD：电源具体实施方式本专利技术提供一种静电放电保护装置及其应用，可解决已知静电放电保护装置中的指状结构金属-氧化物-半导体因不容易被一致地开启而导至烧毁的问题。为了对本专利技术的上述实施例及其他目的、特征和优点能更明显易懂，下文特举数静电放电保护装置及其应用方法与元件作为较佳实施例，并配合所附图式作详细说明。但必须注意的是，这些特定的实施案例与方法，并非用以限定本专利技术。本专利技术仍可采用其他特征、元件、方法及参数来加以实施。较佳实施例的提出，仅系用以例示本专利技术的技术特征，并非用以限定本发本文档来自技高网...

【技术保护点】
一种静电放电保护装置，包括：一半导体基材，包括一掺杂阱区，该掺杂阱区具有一第一电性，且一端接地；一第一栅极结构，位于该掺杂阱区之上；一第一掺杂区，具有一第二电性，位于该掺杂阱区之中，邻接该第一栅极结构，且与一焊垫电性连接；一第二掺杂区，具有该第二电性，位于该掺杂阱区之中，且邻接该第一栅极结构；以及一第三掺杂区，具有该第一电性，位于该掺杂阱区之中，且与该第二掺杂区形成一P/N结，其中该第二掺杂区和该第三掺杂区分别具有大于该掺杂阱区的掺杂浓度。

【技术特征摘要】
1.一种静电放电保护装置，包括：一半导体基材，包括一掺杂阱区，该掺杂阱区具有一第一电性，且一端接地；一第一栅极结构，位于该掺杂阱区之上；一第一掺杂区，具有一第二电性，位于该掺杂阱区之中，邻接该第一栅极结构，且与一焊垫电性连接；一第二掺杂区，具有该第二电性，位于该掺杂阱区之中，且邻接该第一栅极结构；以及一第三掺杂区，具有该第一电性，位于该掺杂阱区之中，且与该第二掺杂区形成一P/N结，其中该第二掺杂区和该第三掺杂区分别具有大于该掺杂阱区的掺杂浓度。2.根据权利要求1所述的静电放电保护装置，更包括：一第二栅极结构，位于该掺杂阱区之上，且邻接该第一掺杂区；一第四掺杂区，具有该第二电性，位于该掺杂阱区之中，邻接该第二栅极结构，且接地；以及一第五掺杂区，具有该第一电性，位于该掺杂阱区之中，且接地。3.根据权利要求2所述的静电放电保护装置，其中该第二栅极结构接地。4.根据权利要求2所述的静电放电保护装置，更包括一输出/输出电路与该第二栅极结构电性连接。5.根据权利要求2所述的静电放电保护装置，更包括：一第三栅极结构，位于该掺杂阱区之上，且接地；一第六掺杂区，具有该第二电性，位于该掺杂阱区之中，邻接该第三栅极结构，且与该焊垫电性连接；一第七掺杂区，具有该第二电性，位于该掺杂阱区之中，邻接该第三栅极结构，且接地；以及一第八掺杂区，具有该第一电性，位于该掺杂阱区之中，且接地。6.根据权利要求1所述的静电放电保护装置，其中该第一栅极结构是接地或与一控制电路电性连接。7.根据权利要求6所...

【专利技术属性】
技术研发人员：王世钰，李明颖，黄文聪，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71