半导体装置和液体排出头基板制造方法及图纸

公开了半导体装置和液体排出头基板。提供半导体装置。该装置包括：第一晶体管，其包括第一主端子，第二主端子和第一控制端子；第二晶体管，其包括第三主端子，第四主端子和第二控制端子；和电阻元件。第一和第三主端子连接到第一电压线。第二主端子和电阻元件的一端连接到第二电压线。第一和第二控制端子、第四主端子和电阻元件的另一端子连接到节点。通过第三主端子和节点之间的电容耦合将第三主端子的电位变化传递到第一控制端子，从而导通第一晶体管。

Semiconductor device and liquid discharge head substrate

A semiconductor device and a liquid discharge head substrate are disclosed. Semiconductor devices are provided. The device comprises a first transistor, which comprises a first main terminal, second main terminal and a first control terminal; second transistor, which includes third main terminal, fourth main terminal and second terminal resistor and control. The first and third main terminals are connected to the first voltage line. One end of the second main terminal and the resistor element is connected to the second voltage line. The first and second control terminals, the fourth main terminal and the other end of the resistor element are connected to the node. The potential change of the third main terminal is transferred to the first control terminal through the capacitive coupling between the third main terminals and the nodes, thereby conducting the first transistor.

【技术实现步骤摘要】
半导体装置和液体排出头基板
本专利技术涉及半导体装置和液体排出头基板。
技术介绍
日本专利公开10-209292号公开了一种用于在半导体装置中保护元件免受ESD(静电放电：ESD)的保护电路。日本专利公开10-209292号中的保护电路包括连接电压线和接地线的晶体管M2。如果在电压线中产生浪涌电压，则晶体管M2导通，以及电流从电压线流向接地线，从而对电压线中的浪涌电压进行放电。结果，日本专利公开10-209292号公开了内部电路被保护免受ESD。
技术实现思路
在日本专利公开10-209292号的保护电路中，电压线中的电压波动经由晶体管M1的栅极-漏极寄生电容传递到晶体管M1的栅极。晶体管M1的栅极中的电压波动使晶体管M1导通，以及用于导通晶体管M2的电压被施加到晶体管M2的栅极。然而，如日本专利公开10-209292号中所述，如果仅将MOS的栅极-漏极寄生电容用作保护电路中的电容元件，则可能缺乏用于将电压波动传递到晶体管M1的栅极的电容耦合。晶体管M1的栅极-源极电容不能被充电，因此不可能充分确保用于导通晶体管M1的栅极-源极电压Vgs。结果，保护电路的功能可能降低。日本专利公开10-209292号公开了电容元件的额外使用。然而，其并没有公开电容元件的具体结构。为了将其用于高电压端子，要求电容元件的高击穿电压。例如，通过增厚栅极氧化膜而获得的氧化膜电容、或利用pn结的pn结电容可用作保护电路中的电容元件。然而，为了形成氧化膜电容，需要形成厚氧化膜的工艺，增加了工艺中的步骤数。pn结电容的面积效率差，增加了成本。如上所述，在日本专利公开10-209292号公开的技术中，特别是难以适当地保护施加了高电压的端子。本专利技术提供了利于在半导体装置中适当地保护内部电路免受ESD的技术。根据一些实施例，提供了一种半导体装置，包含：第一晶体管，所述第一晶体管包括第一主端子、第二主端子和第一控制端子；第二晶体管，所述第二晶体管包括第三主端子、第四主端子和第二控制端子；以及第一电阻元件，其中所述第一主端子和所述第三主端子连接到第一电压线，所述第二主端子和所述第一电阻元件的一个端子连接到第二电压线，所述第一控制端子、第二控制端子、第四主端子和第一电阻元件的另一端子彼此连接以形成一个节点，所述第三主端子中的电位变化经由所述第三主端子和所述一个节点之间的电容耦合而传递到所述第一控制端子，以及所传递的电位变化使所述第一晶体管导通。根据一些其它的实施例，提供了一种液体排出头基板，包含：半导体装置；加热元件，所述加热元件被配置为加热液体；以及第五晶体管，所述第五晶体管被配置为驱动所述加热元件，其中所述半导体装置包含：第一晶体管，所述第一晶体管包括第一主端子、第二主端子和第一控制端子；第二晶体管，所述第二晶体管包括第三主端子、第四主端子和第二控制端子；以及第一电阻元件，其中所述第一主端子和所述第三主端子连接到第一电压线，所述第二主端子和所述第一电阻元件的一个端子连接到第二电压线，所述第一控制端子、第二控制端子、第四主端子和第一电阻元件的另一端子彼此连接以形成一个节点，所述第三主端子中的电位变化经由所述第三主端子和所述一个节点之间的电容耦合而传递到所述第一控制端子，以及所传递的电位变化使所述第一晶体管导通。根据一些其它的实施例，提供了一种液体排出头基板，包含：半导体装置；加热元件，所述加热元件被配置为加热液体；以及第五晶体管，所述第五晶体管被配置为驱动所述加热元件，其中所述半导体装置包含：第一晶体管，所述第一晶体管包括第一主端子、第二主端子和第一控制端子；第二晶体管，所述第二晶体管包括第三主端子、第四主端子和第二控制端子；第一电阻元件；电容元件，所述电容元件包括第一端子和第二端子；第三晶体管，所述第三晶体管包括连接到所述第二端子的第五主端子、第六主端子和第三控制端子；以及驱动单元，所述驱动单元由包括第四晶体管的至少一个晶体管形成，且被配置为通过向所述第三控制端子提供控制信号而导致所述电容元件的绝缘击穿，其中所述第一主端子、第三主端子和第一端子连接到第一电压线，所述第二主端子、第一电阻元件的一个端子和第六主端子连接到第二电压线，所述第一控制端子、第二控制端子、第四主端子和第一电阻元件的另一端子彼此连接以形成一个节点，所述第三主端子中的电位变化经由所述第三主端子和所述一个节点之间的电容耦合而传递到所述第一控制端子，所传递的电位变化使所述第一晶体管导通。从以下(参考附图)对示例性实施例的描述中，本专利技术的其它特征将变得明白。附图说明图1是示出根据本专利技术的实施例的半导体装置的电路布置的电路图；图2是示出图1中的半导体装置的截面结构的视图；图3是示出根据本专利技术的实施例的半导体装置的电路布置的电路图；图4是示出图3中的半导体装置的截面结构的视图；图5是示出施加到图3中的反熔丝元件的两个端子的电压的波形的曲线图；以及图6是示出根据本专利技术的实施例的液体排出头基板的电路布置的电路图。具体实施方式下面将参照附图描述本专利技术的半导体装置的实用实施例。注意，在下面的描述和附图中，共同的附图标记表示多个附图之间共同的布置。因此，将通过相互参照多个附图来描述共同的布置，并将根据需要省略由共同的附图标记表示的布置的描述。将参照图1和2描述根据本专利技术的实施例的半导体装置的结构。图1是示出根据本专利技术的第一实施例的半导体装置100的电路布置的电路图。半导体装置100形成用于保护内部电路免受静电放电(ESD)的保护电路。半导体装置100包括晶体管103、晶体管104和电阻元件105。晶体管103的一个主端子(漏极)和晶体管104的一个主端子(漏极)连接到电压线111。晶体管103的另一个主端子(源极)和电阻元件105的一个端子连接到电压线112。晶体管103的控制端子(栅极)、晶体管104的控制端子(栅极)和另一个主端子(源极)、以及电阻元件105的另一个端子彼此连接以形成一个节点110。高电压VH从端子101提供到电压线111，以及地电位从端子102提供到电压线112。每个作为比普通晶体管具有更高击穿电压的耐高压元件的DMOS(双扩散MOS)晶体管被用作晶体管103和晶体管104。图2示出由图1中的虚线围绕的晶体管104的截面结构。作为n型半导体区域的埋入层201和作为p型半导体区域的阱区202a布置在p型半导体区域200中。半导体区域200可以是，例如，硅或其它类似物的p型半导体基板，或形成在基板上的p型阱区。在本实施例中，硅的p型半导体基板用作半导体区域200。作为p型半导体区域的阱区202b和作为n型半导体区域的阱区203布置在埋入层201上。栅极电极206通过栅极绝缘膜205而布置在阱区202b和阱区203的上方。栅极电极206包括分别布置在阱区202b、阱区203和场绝缘膜204上的部分。因此，通过栅极绝缘膜205和场绝缘膜204与阱区203接触的部分的实质栅极绝缘膜厚度，比仅通过栅极绝缘膜205与阱区202b和203接触的部分的栅极绝缘膜厚度厚。栅极绝缘膜205可使用例如硅氧化物、硅氮化物、硅氧氮化物等。栅极电极206可通过使用例如多晶硅来形成。扩散区域207a和207b是n型高浓度扩散区域。扩散区域208是p型高浓度扩散区域。如将在后文描述的，扩散区域20本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于包含：第一晶体管，所述第一晶体管包括第一主端子、第二主端子和第一控制端子；第二晶体管，所述第二晶体管包括第三主端子、第四主端子和第二控制端子；以及第一电阻元件，其中所述第一主端子和所述第三主端子连接到第一电压线，所述第一电阻元件的一个端子和所述第二主端子连接到第二电压线，所述第一控制端子、所述第二控制端子、所述第四主端子和所述第一电阻元件的另一端子彼此连接以形成一个节点，所述第三主端子中的电位变化经由所述第三主端子和所述一个节点之间的电容耦合而传递到所述第一控制端子，以及所传递的电位变化使所述第一晶体管导通。

【技术特征摘要】
2016.04.07 JP 2016-0775791.一种半导体装置，其特征在于包含：第一晶体管，所述第一晶体管包括第一主端子、第二主端子和第一控制端子；第二晶体管，所述第二晶体管包括第三主端子、第四主端子和第二控制端子；以及第一电阻元件，其中所述第一主端子和所述第三主端子连接到第一电压线，所述第一电阻元件的一个端子和所述第二主端子连接到第二电压线，所述第一控制端子、所述第二控制端子、所述第四主端子和所述第一电阻元件的另一端子彼此连接以形成一个节点，所述第三主端子中的电位变化经由所述第三主端子和所述一个节点之间的电容耦合而传递到所述第一控制端子，以及所传递的电位变化使所述第一晶体管导通。2.根据权利要求1所述的半导体装置，其中所述第一晶体管和所述第二晶体管中的每一个包含DMOS(双扩散MOS)晶体管。3.根据权利要求2所述的半导体装置，其中所述第一晶体管和所述第二晶体管中的每一个包含LDMOS(横向扩散MOS)晶体管。4.根据权利要求1所述的半导体装置，其中所述第一晶体管和所述第二晶体管中的每一个具有LOCOS偏移结构。5.根据权利要求1所述的半导体装置，其中所述第一晶体管和所述第二晶体管中的每一个包括布置在半导体基板中的第一导电类型的第一半导体区域，在所述半导体基板中与所述第一半导体区域相邻布置的第二导电类型的第二半导体区域，布置在所述第一半导体区域中的第二导电类型的源极区域，布置在所述第二半导体区域中的第二导电类型的漏极区域，栅极电极，所述栅极电极包括布置在所述第一半导体区域上方的第一部分、以及布置在所述第二半导体区域上方的第二部分和第三部分，以及绝缘膜，所述绝缘膜包括布置在所述第一部分和所述第一半导体区域之间并具有第一厚度的第四部分、布置在所述第二部分和所述第二半导体区域之间并具有第一厚度的第五部分、以及布置在所述第三部分和所述第二半导体区域之间并具有比第一厚度厚的第二厚度的第六部分。6.根据权利要求1所述的半导体装置，还包含：电容元件，所述电容元件包括连接到所述第一电压线的第一端子、和第二端子；第三晶体管，所述第三晶体管包括连接到所述第二端子的第五主端子、连接到所述第二电压线的第六主端子、以及第三控制端子；以及驱动单元，所述驱动单元由包括第四晶体管的至少一个晶体管形成，且被配置为通过向所述第三控制端子提供控制信号而导致所述电容元件的绝缘击穿。7.根据权利要求6所述的半导体装置，其中所述第一晶体管和所述第二晶体管的击穿电压高于所述第四晶体管的击穿电压。8.根据权利要求6所述的半导体装置，其中所述第三晶体管的击穿电压高于所述第四晶体管的击穿电压。9.根据权利要求6所述的半导体装置，其中所述第三晶体管包含DMOS晶体管。10.根据权利要求9所述的半导体装置，其中所述第三晶体管包含LDMOS晶体管。11.根据权利要求6所述的半导体装置，其中所述第三晶体管具有LOCOS...

【专利技术属性】
技术研发人员：松本晃平，藤井一成，
申请(专利权)人：佳能株式会社，
类型：发明
国别省市：日本,JP