ESD保护电路及ESD保护方法技术

本申请实施例提供的ESD保护电路及ESD保护方法，属于半导体技术领域。该ESD保护电路设置在芯片系统中，包括：使能单元和泄放单元；使能单元用于根据供电系统的工作状态生成对应的触发信号，所述工作状态至少包括正常上电状态和正脉冲ESD事件状态；泄放单元用于在与所述正常工作状态对应的触发信号的触发下进入分压状态，并在分压状态时承受供电系统输出的电信号，或者在与所述正脉冲ESD事件状态对应的触发信号的触发下在进入泄放状态，并在泄放状态时泄放供电系统处于正脉冲ESD事件状态时出现的静电；泄放单元中的半导体器件共用芯片系统中的半导体对应的一个或多个掩膜版。该ESD保护电路可保护所述芯片系统，且能效降低芯片系统的制造成本。

ESD protection circuit and ESD protection method

The ESD protection circuit provided by the embodiment of the application and the ESD protection method belong to the field of semiconductor technology. The ESD protection circuit is provided including the chip system, enable unit and the discharge unit; the unit according to the trigger signal power supply system to generate the corresponding working state, the working state and normal state at least comprises an electric pulse ESD event state; the discharge unit used in corresponding with the normal work the trigger signal to trigger into pressure, and under a power signal output system in partial pressure state, or with the positive pulses corresponding to ESD event state of the trigger signal trigger state in the discharge and discharge, electrostatic discharge power supply system is put there when the incident pulse ESD in the discharge state; discharge of one or more mask on semiconductor semiconductor devices corresponding to common chip in the system unit in the. The ESD protection circuit can protect the chip system and reduce the manufacturing cost of the chip system with energy efficiency.

【技术实现步骤摘要】
【国外来华专利技术】ESD保护电路及ESD保护方法
本申请实施例涉及半导体
，尤其涉及一种ESD保护电路及ESD保护方法。
技术介绍
在大规模集成电路中，为了应对ESD(Electro-StaticDischarge，静电释放)事件，一般需要为芯片系统设置ESD保护电路来处理ESD事件来保护芯片系统的内部电路，以使其免遭ESD事件的损害。通常，芯片系统的工作电压低于向其供电的供电系统的电压，因此，芯片系统中用到的大都是非高耐压半导体如普通晶体管，相应地需要为这些普通晶体管设计制作通用的掩膜版；而设置在芯片系统中的ESD保护电路除了可能会用到普通晶体管外，还需要用到单个高耐压半导体如高耐压晶体管，以满足释放静电和耐受较高电压如供电系统的电压的要求。然而，一方面，高耐压晶体管由于在规格等方面不同于普通晶体管，难以利用上述通用的掩膜版，因而需要专门为其制作代价较高的掩膜版；另一方面，芯片系统中用到的大都是普通晶体管，而并不会用到高耐压晶体管。因此，在ESD电路中使用高耐压晶体管无疑会导致芯片系统制造成本的增加。例如，USB芯片系统的工作电压通常是3.3V，向其供电的供电系统的电压通常为5V。在USB芯片系统中会使用到多个3.3V普通晶体管，对应地会为这些普通晶体管设计制作通用的掩膜版；而设置在芯片系统中的ESD保护电路会用到单个5V高耐压晶体管以释放静电和耐受5V的较高电压，对应的需要为5V高耐压晶体管专门设计制作代价较高的掩膜版。但是USB芯片系统只需用到3.3V的普通晶体管，而并不需要用到5V高耐压晶体管。因此，在所述ESD电路中使用5V高耐压晶体管无疑会增加USB芯片系统的制造成本。由上可知，如何使得设置在芯片系统中的ESD保护电路既能满足耐受较高电压和释放静电的要求，又能有效降低芯片系统的制造成本，成为当前的热门研究课题。
技术实现思路
有鉴于此，本申请实施例提供的ESD保护电路及ESD保护方法，用以至少解决现有技术中存在的上述问题。本申请实施例第一个方面提供一种ESD保护电路，所述ESD保护电路设置在芯片系统中，所述ESD保护电路包括：使能单元和泄放单元；使能单元用于根据供电系统的工作状态生成对应的触发信号，所述工作状态至少包括正常上电状态和正脉冲ESD事件状态；泄放单元用于在与所述正常工作状态对应的触发信号的触发下进入分压状态，并在分压状态时承受供电系统输出的电信号，或者在与所述正脉冲ESD事件状态对应的触发信号的触发下进入泄放状态，并在泄放状态时泄放供电系统处于正脉冲ESD事件状态时出现的静电；泄放单元中的半导体器件共用芯片系统中的半导体对应的一个或多个掩膜版。可选地，在本申请一具体实施例中，泄放单元在供电系统处于负脉冲ESD事件状态时，通过与地导通泄放供电系统处于负脉冲ESD事件状态时出现的静电。可选地，在本申请一具体实施例中，使能单元包括多个开关，所述多个开关根据所述正常上电状态或者正脉冲ESD事件状态分别作开关动作；使能单元在所述多个开关的开关动作的配合下生成对应的触发信号。可选地，在本申请一具体实施例中，使能单元包括第一开关电路和第二开关电路，第一开关电路包括至少一个第一开关，第二开关电路包括多个第二开关；所述至少一个第一开关和所述多个第二开关根据供电系统的正常上电状态或者正脉冲ESD事件状态分别作开关动作；使能单元在所述多个第一开关和多个第二开关的开关动作的配合下生成对应的触发信号。可选地，在本申请一具体实施例中，第一开关电路为压降电路，所述第一开关为晶体管；压降电路用于对供电系统处于正常上电状态或者正脉冲ESD事件状态时的电压进行降压处理，得到第一触发信号；第二开关电路用于根据所述第一触发信号生成第二触发信号；泄放单元在第一触发信号和第二触发信号的触发下进入分压状态或者泄放状态。可选地，在本申请一具体实施例中，压降电路包括单个晶体管，或者N个晶体管；所述N晶体管中，前一级晶体管的输出与相邻后一级晶体管的输入连接，N≥2。可选地，在本申请一具体实施例中，所述晶体管为PMOS管；压降电路包括单个PMOS管时，所述单个PMOS管的源极和衬底与供电系统连接，栅极和漏极与第二开关电路的输入连接，并与泄放单元的第一输入端连接；所述单个PMOS管对供电系统进行降压后，生成相应第一触发信号；压降电路包括N个PMOS管时，所述N个PMOS管中，前一级PMOS管的漏极与相邻后一级PMOS管的源极连接，第一个PMOS管的源极与供电系统连接，第i个PMOS管的栅极与第i个PMOS管的漏极连接，各个PMOS管的衬底均与供电系统连接，最后一个PMOS管的栅极和源极与第二开关电路的输入连接，并与泄放单元的第一输入端连接，i依次取1～N；所述N个PMOS管对供电系统进行逐级降压，生成第一触发信号。可选地，在本申请一具体实施例中，所述晶体管为NMOS管；压降电路包括单个NMOS管时，所述单个NMOS管的栅极和漏极与供电系统连接，其源极与第二开关电路的输入端连接，并与泄放单元的第一输入端连接；所述单个NMOS管对供电系统进行降压后，生成第一触发信号；压降电路包括N个NMOS管时，所述N个NMOS管中，第一个NMOS管的漏极与供电系统连接，第i个NMOS管的栅极与第i个NMOS管的漏极连接，前一级NMOS管的源极与相邻后一级NMOS管的漏极连接，最后一个NMOS管的源极与第二开关电路的输入端连接，并与泄放单元的第一输入端连接，i依次取1～N；所述N个NMOS管对供电系统进行逐级降压，生成第一触发信号。可选地，在本申请一具体实施例中，第二开关电路为延时电路，延时电路的输出端与泄放单元的第二输入端连接；延时电路用于对第一触发信号进行延时处理，得到第二触发信号。可选地，在本申请一具体实施例中，延时电路包括第一PMOS管和第二PMOS管；第一PMOS管的漏极、衬底和源极与压降电路的输出端连接，其栅极与第二PMOS管的源极和衬底连接，并与泄放单元的第二输入端连接；第二PMOS管的漏极和栅极与地连接；当供电系统处于正常上电状态时，第一触发信号和第二触发信号均为高电平触发信号，泄放单元在高电平的第一触发信号和高电平的第二触发信号的触发下进入分压状态；当供电系统处于正脉冲ESD事件状态时，第一触发信号为高电平触发信号，第二触发信号为低电平触发信号，泄放单元在高电平的第一触发信号和低电平的第二触发信号的触发下进入泄放状态。可选地，在本申请一具体实施例中，第二开关电路包括延时电路和反相电路；延时电路的输入端与压降电路的输出端连接，其输出端与反相器的输入端连接；反相器的输出端与泄放单元的第二输入连接；延时电路用于对第一触发信号进行延时处理，得到延时信号；反相器用于对延时信号进行反相处理得到第二触发信号。可选地，在本申请一具体实施例中，延时电路包括：PMOS管和NMOS管；所述PMOS管的源极和衬底与压降电路的输出端连接，其漏极分别与所述NMOS管的栅极和反相器的输入端连接，其栅极以及所述NMOS管的漏极、源极和衬底与地连接；反相器的输出端与泄放单元的第二输入端连接；当供电系统处于正常上电状态时，第一触发信号为高电平触发信号，延时信号为低电平触发信号，延时信号经反相器反相处理后所得到的第二触发信号为高电平触发信号，泄放单元在高电平的第一触发信号和本文档来自技高网...

【技术保护点】
一种ESD保护电路，其特征在于，所述ESD保护电路设置在芯片系统中，所述ESD保护电路包括：使能单元和泄放单元；使能单元用于根据供电系统的工作状态生成对应的触发信号，所述工作状态至少包括正常上电状态和正脉冲ESD事件状态；泄放单元用于在与所述正常工作状态对应的触发信号的触发下进入分压状态，并在分压状态时承受供电系统输出的电信号，或者在与所述正脉冲ESD事件状态对应的触发信号的触发下在进入泄放状态，并在泄放状态时泄放供电系统处于正脉冲ESD事件状态时出现的静电；泄放单元中的半导体器件共用芯片系统中的半导体对应的一个或多个掩膜版。

【技术特征摘要】
【国外来华专利技术】1.一种ESD保护电路，其特征在于，所述ESD保护电路设置在芯片系统中，所述ESD保护电路包括：使能单元和泄放单元；使能单元用于根据供电系统的工作状态生成对应的触发信号，所述工作状态至少包括正常上电状态和正脉冲ESD事件状态；泄放单元用于在与所述正常工作状态对应的触发信号的触发下进入分压状态，并在分压状态时承受供电系统输出的电信号，或者在与所述正脉冲ESD事件状态对应的触发信号的触发下在进入泄放状态，并在泄放状态时泄放供电系统处于正脉冲ESD事件状态时出现的静电；泄放单元中的半导体器件共用芯片系统中的半导体对应的一个或多个掩膜版。2.根据权利要求1所述的ESD保护电路，其特征在于，泄放单元在供电系统处于负脉冲ESD事件状态时，通过与地导通泄放供电系统处于负脉冲ESD事件状态时出现的静电。3.根据权利要求1所述的ESD保护电路，其特征在于，使能单元包括多个开关电路，所述多个开关电路根据所述正常上电状态或者正脉冲ESD事件状态分别作相应的开关动作；使能单元在所述开关动作的配合下生成对应的触发信号。4.根据权利要求3所述的ESD保护电路，其特征在于，使能单元包括第一开关电路和第二开关电路，第一开关电路包括至少一个第一开关，第二开关电路包括多个第二开关；所述至少一个第一开关和所述多个第二开关根据供电系统的正常上电状态或者正脉冲ESD事件状态分别作开关动作；使能单元在所述多个第一开关和多个第二开关的开关动作的配合下生成对应的触发信号。5.根据权利要求4所述的ESD保护电路，其特征在于，第一开关电路为压降电路，所述第一开关为晶体管；压降电路用于对供电系统处于正常上电状态或者正脉冲ESD事件状态时的电压进行降压处理，得到第一触发信号；第二开关电路用于根据所述第一触发信号生成第二触发信号；泄放单元在第一触发信号和第二触发信号的触发下进入分压状态或者泄放状态。6.根据权利要求5所述的ESD保护电路，其特征在于，压降电路包括单个晶体管，或者N个晶体管；所述N个晶体管中，前一级晶体管的输出与相邻后一级晶体管的输入连接，N≥2。7.根据权利要求6所述的ESD保护电路，其特征在于，所述晶体管为PMOS管；压降电路包括单个PMOS管时，所述单个PMOS管的源极和衬底与供电系统连接，栅极和漏极与第二开关电路的输入连接，并与泄放单元的第一输入端连接；所述单个PMOS管对供电系统进行降压后，生成相应第一触发信号；压降电路包括N个PMOS管时，所述N个PMOS管中，第一个PMOS管的源极与供电系统连接，第i个PMOS管的栅极与第i个PMOS管的漏极连接，前一级PMOS管的漏极与相邻后一级PMOS管的源极连接，各个PMOS管的衬底均与供电系统连接，最后一个PMOS管的栅极和源极与第二开关电路的输入端连接，并与泄放单元的第一输入端input1连接，i依次取1～N；所述N个PMOS管对供电系统进行逐级降压，生成第一触发信号。8.根据权利要求6所述的ESD保护电路，其特征在于，所述晶体管为NMOS管；压降电路包括单个NMOS管时，所述单个NMOS管的栅极和漏极与供电系统连接，其源极与第二开关电路的输入端连接，并与泄放单元的第一输入端连接；所述单个NMOS管对供电系统进行降压后，生成第一触发信号；压降电路包括N个NMOS管时，所述N个NMOS管中，第一个PMOS管的源极与供电系统连接，第i个PMOS管的栅极与第i个PMOS管的漏极连接，前一级PMOS管的漏极与相邻后一级PMOS管的源极连接，各个PMOS管的衬底均与供电系统连接，最后一个PMOS管的栅极和源极与第二开关电路的输入端连接，并与泄放单元的第一输入端input1连接，i依次取1～N；所述N个NMOS管对供电系统进行逐级降压，生成第一触发信号。9.根据权利要求5所述的ESD保护电路，其特征在于，第二开关电路为延时电路，延时电路的输出端与泄放单元的第二输入端连接；延时电路用于对第一触发信号进行延时处理，得到第二触发信号。10.根据权利要求9所述的ESD保护电路，其特征在于，延时电路包括第一PMOS管和第二PMOS管；第一PMOS管的漏极、衬底和源极与压降电路的输出端连接，其栅极与第二PMOS管的源极和衬底连接，并与泄放单元的第二输入端连接；第二PMOS管的漏极和栅极与地连接；当供电系统处于正常上电状态时，第一触发信号和第二触发信号均为高电平触发信号，泄放单元在高电平的第一触发信号和高电平的第二触发信号的触发下进入分压状态；当供电系统处于正脉冲ESD事件状态时，第...

【专利技术属性】
技术研发人员：李经珊，陈科，
申请(专利权)人：深圳市汇顶科技股份有限公司，
类型：发明
国别省市：广东,44