功率半导体芯片，包括该芯片的子模组及压接式封装模块制造技术

本发明专利技术公开了一种功率半导体芯片，包括该芯片的子模组及压接式封装模块，芯片包括：终端区，以及位于终端区内的有效区，有效区内设置有发射极区和栅极区。栅极区包括栅极电极、栅极母线，以及位于栅极电极外周的若干个外围栅极，栅极电极位于外围栅极包围区域的中心，栅极电极与外围栅极通过栅极母线相连。外围栅极包围的区域被栅极母线分隔成大小相同的若干子区域，该子区域内布置有发射极电极。外围栅极之间设置有断点，断点以中心和/或轴对称分布，位于外围栅极包围区域内和外围栅极外的发射极区通过断点连通。本发明专利技术能够解决现有模块难以实现各子模组间界面的均衡接触，以及结构和工艺复杂，成品率难以提高，难以实现批量制造的技术问题。

Power semiconductor chip, sub module including the chip and crimping type packaging module

The invention discloses a power semiconductor chip, the chip includes sub module and crimp type package module chip includes a terminal area, and is located in the effective area of the terminal area, the effective area is arranged in the emitter region and a gate region. The gate region includes a gate electrode, a gate bus, and a plurality of peripheral gate gate electrode located in the periphery of the gate electrode is located in the peripheral region surrounded by the center gate, gate electrode connected to the gate through the gate and peripheral bus. A region surrounded by a peripheral gate is divided into a number of sub regions of the same size by the gate bus, and the emitter electrode is disposed in the sub region. A breakpoint is arranged between the peripheral gates, the breakpoint is symmetrically distributed in the center and / or axis, and the emitter region outside the outer gate is connected with the emitter region through the breakpoint. The invention can solve the technical problems that the prior module is difficult to realize the balanced contact between the interfaces of the sub modules, the structure and the process are complex, the finished product rate is difficult to increase, and the batch manufacturing is difficult to realize.

【技术实现步骤摘要】
功率半导体芯片，包括该芯片的子模组及压接式封装模块
本专利技术涉及电力电子
，尤其是涉及一种功率半导体芯片，包括该芯片的子模组及压接式封装模块。
技术介绍
随着技术的发展以及应用领域的不断扩展，功率半导体器件在现代电力电子技术中占据着越来越重要的地位。目前，功率半导体器件正向高频化、大功率化、智能化和模块化方向发展。其中，作为功率半导体器件应用的关键技术，如何实现功率半导体模块的大功率容量成为当前该
内研发的重点方向。为了实现功率半导体模块的大功率容量，现有技术通常采用将数十个芯片进行并联的压接式封装技术，即一个模块内部有数十个子模组。这种结构将导致各个子模组间的压力难以均衡，且难以实现各子模组间界面的均衡接触，因此无论模块的结构还是封装工艺均很复杂，且模块的成品率难以提高，难以实现批量制造。在现有技术中，主要有以下两篇文献与本专利技术申请相关：文献1为本申请人于2014年12月15日申请，并于2015年03月25日公开，公开号为CN104465549A的中国专利技术专利申请《一种功率半导体模块》。该申请公开了一种功率半导体模块，包括：相对设置的外壳上盖和外壳底座，外壳底座设置有多个定位凸台；设置在外壳上盖和外壳底座之间的整体定位装置，整体定位装置设置有与定位凸台的数目相同且位置相同的定位方格。该申请公开的功率半导体模块通过整体定位装置和定位凸台配合定位，能够保证将每个芯片置于合适的位置，可以利用机器自动化地向定位方格中放置芯片，从而使得生产效率大为提高。虽然该专利技术虽然提出了一种方形封装结构，内部采用定位方格来实现对芯片的定位，然而其芯片的数量与常规压接式IGBT没有差别，结构依然复杂，此外由于芯片数量众多，在压接过程中依然存在压力不均衡的问题。文献2为本申请人于2015年07月10日申请，并于2015年11月11日公开，公开号为CN105047653A的中国专利技术专利申请《IGBT子模组单元及其封装模块》。该申请公开了一种IGBT子模组单元及其封装模块，用于解决现有压接型IGBT封装结构中辅助发射极回路的杂散参数不一致的技术问题。该IGBT子模组单元包括：IGBT芯片；发射极钼片，其一面与IGBT芯片的发射极的部分相接触；集电极钼片，其一面与IGBT芯片的集电极接触；第一导电件，其一端与IGBT芯片的发射极接触；安装底座，其上设置有用于容纳发射极钼片的第一孔洞和用于使第一导电件从中穿过的第二孔洞，安装底座的第一孔洞的边缘上还设置有卡接部件。虽然该专利技术提出了一种子模组单元结构，对各个子模组采用辅助定位装置实现对栅极弹簧以及子模组安装时的定位，但这种结构容易造成子模组自身结构过于复杂，进而增加了模块的复杂性，降低了模块的可制造性与长期可靠性。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种功率半导体芯片，包括该芯片的子模组及压接式封装模块，以解决现有模块难以实现子模组间的压力均衡及界面的均衡接触，以及结构和工艺复杂，成品率难以提高，难以实现批量制造的技术问题。为了实现上述专利技术目的，本专利技术具体提供了一种功率半导体芯片的技术实现方案，一种功率半导体芯片，包括：终端区，以及位于所述终端区内的有效区，所述有效区内设置有发射极区和栅极区。所述栅极区包括栅极电极、栅极母线，以及位于所述栅极电极外周的若干个外围栅极，所述栅极电极位于所述外围栅极包围成的区域中心，所述栅极电极与所述外围栅极通过所述栅极母线相连。所述外围栅极包围成的区域被所述栅极母线分隔成大小相同的若干个子区域，该子区域内布置有发射极电极。所述外围栅极之间设置有断点，所述断点以中心对称和/或轴对称结构分布，位于所述外围栅极包围区域内和所述外围栅极外的发射极区通过所述断点连通。优选的，所述芯片采用方形中心对称结构，所述发射极电极采用方形结构，所述外围栅极包围成的区域为方形区域。所述断点关于所述栅极电极呈中心对称结构分布和/或关于所述栅极母线呈轴对称结构分布。优选的，所述芯片采用正方形中心对称结构，所述发射极电极采用正方形结构，若干个所述外围栅极包围成的区域为正方形区域。优选的，所述外围栅极包围成的区域被所述栅极母线分隔成四个大小相同的正方形子区域，每个子区域均存在一个断点，所有的断点关于所述栅极电极呈中心对称结构分布。优选的，所述断点位于所述正方形区域的四个顶角位置。本专利技术还具体提供了另一种功率半导体芯片的技术实现方案，一种功率半导体芯片，包括：终端区，以及位于所述终端区内的有效区，所述有效区内设置有发射极区和栅极区。所述发射极区内设置有发射极电极，所述栅极区包括栅极电极，及设置于所述发射极电极外周的外围栅极。所述外围栅极的一端通过所述栅极电极相互连接，所述外围栅极的另一端之间设置有断点，位于所述外围栅极包围区域内和所述外围栅极外的发射极区通过所述断点连通。优选的，所述栅极电极位于所述芯片的边角位置。优选的，所述断点位于所述芯片上与所述栅极电极相对的边角位置。优选的，所述芯片采用方形中心对称结构，所述发射极电极采用方形结构，所述外围栅极包围成的区域为方形区域。优选的，所述芯片采用正方形中心对称结构，所述发射极电极采用正方形结构，所述外围栅极包围成的区域为正方形区域。优选的，在所述终端区与所述栅极区之间的过渡区设置有等位环接触圈。优选的，所述发射极电极与所述等位环接触圈的高度相同，所述发射极电极的高度高于所述栅极电极、栅极母线以及外围栅极的高度。优选的，所述子区域为元胞区，所述元胞区包括两个以上的元胞，所述元胞的正面为由P-基区与N+源极区构成的U型结构，所述发射极电极从所述芯片的表面延伸至所述U型结构的内底部，N-衬底包围所述U型结构除顶部以外的其余部分。优选的，所述栅极区及所述等位环接触圈的下方为P+总线区，所述P+总线区的结深大于所述P-基区的结深，所述P+总线区的掺杂浓度高于所述P-基区的掺杂浓度。优选的，所述P+总线区与所述发射极电极通过所述外围栅极的断点处，并由所述等位环接触圈实现连接。优选的，所述芯片正面的发射极区和栅极区通过金属化工艺形成第一金属化层，在所述第一金属化层上设置有介质层，所述介质层的范围与所述芯片一致。在所述介质层中设置有介质层通孔，所述介质层通孔的范围不超出由所述发射极区和栅极区组成的电极区。优选的，在所述介质层上设置有第二金属化层，所述第二金属化层通过所述介质层通孔实现与所述第一金属化层的连接。所述第二金属化层的范围大于所述介质层通孔的范围，且不超出由所述发射极区和栅极区组成的电极区。优选的，所述介质层在垂向位于所述芯片的多晶硅栅上方，所述介质层在水平方向上与所述元胞的沟道保持1～15μm的间隔。优选的，所述介质层通孔的形状与所述元胞的形状一致，所述介质层通孔的横向尺寸大于所述元胞的宽度。优选的，所述第一金属化层的厚度为1～10μm。优选的，所述介质层的厚度为2～9μm。优选的，所述第二金属化层的厚度为5～20μm。优选的，所述介质层为形成过程温度低于400℃的低温氧化层。本专利技术还另外具体提供了一种子模组的技术实现方案，一种子模组，包括：上钼片、下钼片，以及如上第一种技术方案所述的芯片。所述上钼片设置于所述芯片的上表面，所述上钼片通过上烧结层与所述芯片相连。所述下钼片设置于所述芯片的下表面，所述下钼片通过下烧结层与本文档来自技高网...

【技术保护点】
一种功率半导体芯片，其特征在于，芯片(1)包括：终端区(102)，以及位于所述终端区(102)内的有效区(110)，所述有效区(110)内设置有发射极区(103)和栅极区(202)；所述栅极区(202)包括栅极电极(105)、栅极母线(106)，以及位于所述栅极电极(105)外周的若干个外围栅极(107)，所述栅极电极(105)位于所述外围栅极(107)包围成的区域中心，所述栅极电极(105)与所述外围栅极(107)通过所述栅极母线(106)相连；所述外围栅极(107)包围成的区域被所述栅极母线(106)分隔成大小相同的若干个子区域，该子区域内布置有发射极电极(104)；所述外围栅极(107)之间设置有断点(112)，所述断点(112)以中心对称和/或轴对称结构分布，位于所述外围栅极(107)包围区域内和所述外围栅极(107)外的发射极区(103)通过所述断点(112)连通。

【技术特征摘要】
1.一种功率半导体芯片，其特征在于，芯片(1)包括：终端区(102)，以及位于所述终端区(102)内的有效区(110)，所述有效区(110)内设置有发射极区(103)和栅极区(202)；所述栅极区(202)包括栅极电极(105)、栅极母线(106)，以及位于所述栅极电极(105)外周的若干个外围栅极(107)，所述栅极电极(105)位于所述外围栅极(107)包围成的区域中心，所述栅极电极(105)与所述外围栅极(107)通过所述栅极母线(106)相连；所述外围栅极(107)包围成的区域被所述栅极母线(106)分隔成大小相同的若干个子区域，该子区域内布置有发射极电极(104)；所述外围栅极(107)之间设置有断点(112)，所述断点(112)以中心对称和/或轴对称结构分布，位于所述外围栅极(107)包围区域内和所述外围栅极(107)外的发射极区(103)通过所述断点(112)连通。2.根据权利要求1所述的功率半导体芯片，其特征在于：所述芯片(1)采用方形中心对称结构，所述发射极电极(104)采用方形结构，所述外围栅极(107)包围成的区域为方形区域；所述断点(112)关于所述栅极电极(105)呈中心对称结构分布和/或关于所述栅极母线(106)呈轴对称结构分布。3.根据权利要求1或2所述的功率半导体芯片，其特征在于：所述芯片(1)采用正方形中心对称结构，所述发射极电极(104)采用正方形结构，若干个所述外围栅极(107)包围成的区域为正方形区域。4.根据权利要求3所述的功率半导体芯片，其特征在于：所述外围栅极(107)包围成的区域被所述栅极母线(106)分隔成四个大小相同的正方形子区域，每个子区域均存在一个断点(112)，所有的断点(112)关于所述栅极电极(105)呈中心对称结构分布。5.根据权利要求4所述的功率半导体芯片，其特征在于：所述断点(112)位于所述正方形区域的四个顶角位置。6.根据权利要求1、2、4或5任一项所述的功率半导体芯片，其特征在于：在所述终端区(102)与所述栅极区(202)之间的过渡区(203)设置有等位环接触圈(108)。7.根据权利要求6所述的功率半导体芯片，其特征在于：所述发射极电极(104)与所述等位环接触圈(108)的高度相同，所述发射极电极(104)的高度高于所述栅极电极(105)、栅极母线(106)以及外围栅极(107)的高度。8.根据权利要求7所述的功率半导体芯片，其特征在于：所述子区域为元胞区(101)，所述元胞区(101)包括两个以上的元胞(201)，所述元胞(201)的正面为由P基区(205)与N+源极区(207)构成的U型结构，所述发射极电极(104)从所述芯片(1)的表面延伸至所述U型结构的内底部，N-衬底(204)包围所述U型结构除顶部以外的其余部分。9.根据权利要求8所述的功率半导体芯片，其特征在于：所述栅极区(202)及所述等位环接触圈(108)的下方为P+总线区(206)，所述P+总线区(206)的结深大于所述P-基区(205)的结深，所述P+总线区(206)的掺杂浓度高于所述P-基区(205)的掺杂浓度。10.根据权利要求9所述的功率半导体芯片，其特征在于：所述P+总线区(206)与所述发射极电极(104)通过所述外围栅极(107)的断点(112)处，并由所述等位环接触圈(108)实现连接。11.根据权利要求1、2、4、5、7、8、9或10任一项所述的功率半导体芯片，其特征在于：所述芯片(1)正面的发射极区(103)和栅极区(202)通过金属化工艺形成第一金属化层(302)，在所述第一金属化层(302)上设置有介质层(301)，所述介质层(301)的范围与所述芯片(1)一致；在所述介质层(301)中设置有介质层通孔(304)，所述介质层通孔(304)的范围不超出由所述发射极区(103)和栅极区(202)组成的电极区。12.根据权利要求11所述的功率半导体芯片，其特征在于：在所述介质层(301)上设置有第二金属化层(303)，所述第二金属化层(303)通过所述介质层通孔(304)实现与所述第一金属化层(302)的连接；所述第二金属化层(303)的范围大于所述介质层通孔(304)的范围，且不超出由所述发射极区(103)和栅极区(202)组成的电极区。13.根据权利要求12所述的功率半导体芯片，其特征在于：所述介质层(301)在垂向位于所述芯片(1)的多晶硅栅(109)上方，所述介质层(301)在水平方向上与所述芯片(1)的元胞(201)沟道保持1～15μm的间隔。14.根据权利要求12或13所述的功率半导体芯片，其特征在于：所述介质层通孔(304)的形状与所述芯片(1)的元胞(201)形状一致，所述介质层通孔(304)的横向尺寸大于所述元胞(201)的宽度。15.根据权利要求14所述的功率半导体芯片，其特征在于：所述第一金属化层(302)的厚度为1～10μm。16.根据权利要求15所述的功率半导体芯片，其特征在于：所述介质层(301)的厚度为2～9μm。17.根据权利要求15或16所述的功率半导体芯片，其特征在于：所述第二金属化层(303)的厚度为5～20μm。18.根据权利要求17所述的功率半导体芯片，其特征在于：所述介质层(301)为形成过程温度低于400℃的低温氧化层。19.一种功率半导体芯片，其特征在于，芯片(1)包括：终端区(102)，以及位于所述终端区(102)内的有效区(110)，所述有效区(110)内设置有发射极区(103)和栅极区(202)；所述发射极区(103)内设置有发射极电极(104)，所述栅极区(202)包括栅极电极(105)，及设置于所述发射极电极(104)外周的外围栅极(107)；所述外围栅极(107)的一端通过所述栅极电极(105)相互连接，所述外围栅极(107)的另一端之间设置有断点(112)，位于所述外围栅极(107)包围区域内和所述外围栅极(107)外的发射极区(103)通过所述断点(112)连通。20.根据权利要求19所述的功率半导体芯片，其特征在于：所述栅极电极(105)位于所述芯片(1)的边角位置。21.根据权利要求20所述的功率半导体芯片，其特征在于：所述断点(112)位于所述芯片(1)上与所述栅极电极(105)相对的边角位置。22.一种子模组，其特征在于，包括：上钼片(2)、下钼片(3)，以及权利要求1至18任一...

【专利技术属性】
技术研发人员：刘国友，黄建伟，窦泽春，罗海辉，覃荣震，肖红秀，张大华，李继鲁，肖强，谭灿健，戴小平，
申请(专利权)人：株洲中车时代电气股份有限公司，
类型：发明
国别省市：湖南,43