半导体装置及其制造方法制造方法及图纸

半导体装置及其制造方法。本发明专利技术提供小型的具备沟槽构造的纵型MOS晶体管。在以固定间隔连续的沟槽间的衬底以及随后设置源高浓度扩散层的硅表面区域内生成STI的氧化膜，在形成沟槽之后去除，并形成比周围表面低的区域，由此能够使填埋在具有侧间隔体的具备沟槽构造的纵型MOS晶体管的沟槽的栅电极上的硅化物与设置于衬底以及源高浓度扩散层上的硅化物分离，由此可进行用于面积缩小的沟槽的尺寸缩小以及半导体装置的高驱动性能化。

Semiconductor device and method of manufacturing the same

Semiconductor device and method of manufacturing the same. The invention provides a small-sized longitudinal type MOS transistor with a trench structure. Generation of STI oxide film on the substrate at a fixed interval between the continuous groove and then set the source of high concentration diffusion layer of the silicon surface area, removal in forming a trench, and the formation of low surface than the surrounding area, thus allowing the landfill in having a side spacer with silicide gate electrode trench trench vertical MOS transistor on the structure and is arranged on the substrate and the source of high concentration diffusion layer on the silicide separation, which can be used in high performance drive the narrow area of the groove size and semiconductor device.

【技术实现步骤摘要】
半导体装置及其制造方法
本专利技术涉及半导体装置，尤其涉及具有沟槽构造的纵型MOS晶体管。
技术介绍
存在这样的趋势：以电压调节器、电压检测器为代表的电源IC的芯片尺寸缩小，在电压调节器中，输出电流增加。构成该电源IC的元件中的用于使电流流动的驱动元件占据芯片面积的大部分，所以，一直以来，通过采用具有沟槽构造的MOS晶体管，实现了面积缩小与有效沟道宽度的增大带来的高驱动性能化。例如，在专利文献1或专利文献2中介绍了现有的具备沟槽构造的半导体装置及其制造方法。根据图4来说明现有的具备沟槽构造的纵型MOS晶体管的制造方法。图4是示出制造方法的示意性剖视图的工序流程。首先，如图4(A)所示，具有第2导电型填埋层22，在要设置沟槽构造的区域中形成第1导电型阱扩散层23(称为主体)，在其表面上利用热氧化膜24以及堆积氧化膜25进行层叠。利用抗蚀膜26进行构图从而进行蚀刻，该蚀刻是为了使这些氧化膜作为用于进行沟道蚀刻的硬掩模来使用。接着，如图4(B)所示，在去除抗蚀膜26之后，使用由上述构图后的热氧化膜24以及堆积氧化膜25层叠而得到的硬掩模，利用蚀刻来形成沟槽27。接着，如图4(C)所示，在去本文档来自技高网...

【技术保护点】
一种半导体装置，其具有半导体衬底上设置的沟槽构造的纵型MOS晶体管，其特征在于，在沟槽内填埋了栅电极，在围着所述沟槽的所述半导体衬底表面上设置有源电极，所述源电极在与所述栅电极的邻接部具有所述半导体衬底的表面向上方隆起的隆起部，在与所述栅电极的邻接部的外侧具有平坦的表面，所述源电极完全占据所述隆起部的内部，并且与在所述隆起部的外侧具有所述平坦的表面的部分连续地连接，与具有所述平坦的表面的所述源电极连续而邻接地设置有衬底电位扩散层，所述栅电极具有比所述源电极的隆起部更向上方突出的突出部，在所述栅电极的突出部的周围，在所述隆起部上设置有侧间隔体，在所述源电极以及所述栅电极的上表面具有硅化物层，在所...

【技术特征摘要】
2011.12.22 JP 2011-2816321.一种半导体装置，其具有半导体衬底上设置的沟槽构造的纵型MOS晶体管，其特征在于，在沟槽内填埋了栅电极，在围着所述沟槽的所述半导体衬底表面上设置有源电极，所述源电极在与所述栅电极的邻接部具有所述半导体衬底的表面向上方隆起的隆起部，在与所述栅电极的邻接部的外侧具有平坦的表面，所述源电极完全占据所述隆起部的内部，并且与在所述隆起部的外侧具有所述平坦的表面的部分连续地连接，与具有所述平坦的表面的所述源电极连续而邻接地设置有衬底电位扩散层，所述栅电极具有比所述源电极的隆起部更向上方突出的突出部，在所述栅电极的突出部的周围，在所述隆起部上设置有侧间隔体，在所述源电极以及所述栅电极的上表面具有硅化物层，在所述硅化物层上层叠有层间绝缘膜，在所述层间绝缘膜上，通过贯穿该层间绝缘膜的接触孔而形成有源衬底共同电位布线以及栅电位布线。2.一种半导体装置，其特征在于，其具备：第1导电型半导体衬底；第1导电型外延生长层，其隔着第2导电型填埋层设置在所述第1导电型半导体衬底上；第1导电型阱扩散层，其形成在所述第2导电型填埋层上的所述第1导电型外延生长层的一部分上；沟槽，其配置成格状或者条纹状，并以从所述第1导电型阱扩散层的表面到所述第2导电型填埋层的深度形成；栅绝缘膜，其形成在所述沟槽的表面上；栅电极，其隔着所述栅绝缘膜填充所述沟槽，并且比所述第1导电型阱扩散层的表面更高地突出；侧间隔体，其形成在所述栅电极的侧面；第2导电型源高浓度扩散层和第1导电型衬底电位扩散层，它们形成在第1导电型阱扩散层的所述沟槽之外的岛状区域的表面上；第1硅化物层，其形成在所述栅电极的表面上；第2硅化物层，其形成在所述第2导电型源高浓度扩散层和所述第1导电型衬底电位扩散层的表面上；层间绝缘膜，其被层叠在所述第1硅化物...

【专利技术属性】
技术研发人员：桥谷雅幸，
申请(专利权)人：精工半导体有限公司，
类型：发明
国别省市：日本,JP