具有功率节省的混合电压非易失性存储器集成电路制造技术

一种集成电路管芯具有用于接收第一电压的第一管芯焊盘和用于接收第二电压的第二管芯焊盘。第二电压小于第一电压。在第一电压下可操作的第一电路在集成电路管芯中。在第二电压下可操作的第二电路在集成电路管芯中并被连接到第二管芯焊盘。检测来自第二管芯焊盘的电流流动的电路在集成电路管芯中。在第一管芯焊盘与第一电路之间插入的开关响应于由用于检测电流流动的电路所检测的电流流动而将第一管芯焊盘从第一电路断开。

【技术实现步骤摘要】
具有功率节省的混合电压非易失性存储器集成电路本申请是申请号为2012800656575、专利技术名称为“具有功率节省的混合电压非易失性存储器集成电路”的专利申请的分案申请。
本专利技术涉及用于接收多个不同电压的集成电路管芯，并且更特别地其中该管芯具有节省功率的能力。
技术介绍
使用不同电压的集成电路管芯在本领域中是众所周知的。参考图1，示出了现有技术的闪速（非易失性）存储器集成电路管芯10的框图。闪速存储器电路管芯10包括闪速存储器阵列100，其具有以多个行和列布置的多个闪速存储单元。微控制器20通过地址总线、数据总线和控制总线来控制闪速阵列100（flasharray）的操作。最后，混合IP电路30通过混合信号总线来控制微控制器20和阵列100两者。在典型操作中，微控制器20被供应3.0伏的电压源，而闪速阵列100被供应1.8伏的电压源。该1.8伏的源由混合IP电路30使用DC-DC转换器基于外部供应的3.0伏的源而生成。另外，外部供应的3.0伏的源还被供应给微控制器20。参考图2，示出了图1中所示的闪速存储器电路管芯10的一部分的示意性框级电路图60。该电路图具有通过结合线15而连接到结合焊盘41以便接收外部供应3.0伏的管芯焊盘21。然后在管芯10中向IO缓冲电路36且向其它众所周知的电路供应外部供应的3.0伏，所述其它众所周知的电路诸如TTL电路34（将输入信号电压水平转换成CMOS电压水平）、POR3V电路32（检测达到预定电压水平的Vdd）、以及未示出的其它电路。这些电路要求3.0伏以用于操作。3.0伏源还被供应给由其生成1.8伏的源的DC-DC电压调节器30。1.8伏源然后被供应给上文所述的管芯10的其它部分，诸如闪速存储器阵列100。应注意的是在现有技术中，当存储器电路管芯10操作时，来自外部供应的3.0伏的功率始终被供应给要求3.0伏的管芯10的该部分并被DC-DC调节器变换并被供应给1.8伏电路，即使并不是要求该功率的所有电路在操作。例如，在微控制器20已向闪速存储器阵列100发送地址、数据和控制信号之后，也不需要为微控制器20加电，并且进一步地，只需诸如在用于闪速存储器的长芯片擦除操作期间对闪速阵列100供电。或者在某芯片操作期间（诸如在擦除或编程操作期间）不需要为闪速存储器100内部的某些电路块（未示出）供电，读取电路可以备用，并且在读取操作期间，擦除和编程电路可以备用。减少和/或消除对不要求功率的管芯10中的电路部分的功率可能减少集成电路管芯10的总功率要求。
技术实现思路
因此，在本专利技术中，集成电路管芯具有用于接收第一电压的第一组管芯焊盘和用于接收第二电压的第二组管芯焊盘，其小于第一电压。第一电路组在第一电压下可操作。第二电路组在第二电压下可操作。电路检测来自第二电压的电流流动。电压调节器将第一电压变换成第二电压。在另一实施例中，在外部供应第二电压。在另一实施例中，第一电路组和第二电路组接收第二电压。用于检测来自第二电压的电流流动的电路响应于电流流动的检测而控制电压调节器。本专利技术包括用于最佳功率和最佳区域的混合电压和混合氧化物感测。附图说明图1是现有技术的闪速存储器电路管芯的框图。图2是图1中所示的现有技术的闪速存储器电路的一部分的示意性电路图。图3是本专利技术的电路的第一实施例的框级示意图。图4是本专利技术的电路的第二实施例的框级示意图。图5是本专利技术的电路的第三实施例的框级示意图。图6是本专利技术的电路的第四实施例的框级示意图。图7是本专利技术的电路的第五实施例的框级示意图。图8是混合电源加电时序流程图。图9是混合电源供电时序框图和计时。图10是使用本专利技术的电路的读出放大器（senseamplifier）的第一实施例的详细电路图。图11是使用本专利技术的电路的读出放大器的第二实施例的详细电路图。图12是使用本专利技术的电路的读出放大器的第三实施例的详细电路图。图13是使用本专利技术的电路的读出放大器的第四实施例的详细电路图。图14是本专利技术的IO缓冲器的实施例的详细电路图。图15是示出了使用本专利技术的电路的操作功率的表格。具体实施方式参考图3，示出了本专利技术的电路62的第一实施例。电路62具有四个（内部）管芯焊盘23、25、27、29。电路62具有一个结合焊盘：42。结合焊盘是诸如封装焊盘（其连接到封装引脚）之类的外部焊盘。管芯焊盘23和25通过结合线（52&54）而连接到结合焊盘42。管芯焊盘23和25接收3.0伏的第一电压源Vdd1，然而可以供应在3.0V规格容限内的任何电压（诸如2.2V至4.0V）。管芯焊盘27接收1.8伏的第二电压源Vdd2，其小于第一电压源。在这种情况下由DC-DC调节器30供应Vdd2。然而，再次地，可以提供在1.8V规格容限内的任何电压源（诸如1.2V至2.0V）。管芯焊盘29被浮置，因此在本实施例中，其通过方框46中的电阻器被使得下拉至地。来自结合焊盘42的电压被供应给全部到此为止描述的IO缓冲电路36、电荷泵电路38、以及其它众所周知的电路（诸如TTL电路34、POR3V电路32），其要求3.0伏以进行操作。在此芯片配置中，还向由其生成1.8伏的源的DC-DC电压调节器30供应3.0伏。然后向上文所述的管芯10的其它部分供应1.8伏源，诸如闪速存储器阵列100。电流感测电路46在这种情况下未感测到电流流动，其响应于此而生成控制信号48。控制信号48被供应给DC-DC电压调节器30并用来控制调节器30的操作，如下文所描述的。电压源Vdd2被供应给要求使用电压Vdd2操作的管芯10的内部电路。在具有本专利技术的电路62的管芯10的操作中，必须将管芯10设计成使得要求使用电压源Vdd1的电路绝不会与要求来自Vdd2的电压的电路同时开启。因此，3.0伏晶体管或其它电路元件仅在某时间点处操作，该时间点在vdd2操作之前，而晶体管及其它电路元件仅在其它时间点处操作。在那种情况下，假设只有要求Vdd1的电路元件开启，那么外部供应Vdd1向管芯10中的各种电路元件供应电压Vdd1。在该时间期间，DC-DC电压调节器30被启用，因为电流感测元件46并未检测到任何电流流动（管芯焊盘29是漂浮的，因此没有电流被供应给电路46）。因此，控制信号48启用DC-DC调节器30。当要求Vdd2的电压的管芯10的部分被激活时，由DC-DC调节器30供应电压Vdd2的源。参考图4，示出了本专利技术的第二实施例的电路图63。类似于图3中所示的实施例，电路63具有四个管芯焊盘23、25、27、29和两个结合焊盘42和43。在此配置中，分别地，管芯焊盘23和25通过结合线52和54被连接到结合焊盘42且管芯焊盘27和29通过结合线56和58被连接到结合焊盘43。结合焊盘42接收3.0伏的Vdd1的第一电压源，然而可以供应任何电压。结合焊盘43接收小于第一电压源的1.8伏的Vdd2的第二电压源。然而再次地，可以供应任何电压源。现在感测电路46检测到电流流动，因为管芯焊盘29从结合焊盘43接收电压。这又激活禁用DC-DC调节器30的控制信号48。在此实施例中，3V电路以来自Vdd1结合焊盘42的3.0伏进行操作且1.8伏电路以来自Vdd2结合焊盘43的1.8伏进行操作。来自结合焊盘42的电压被供应给全部到此为止本文档来自技高网...

【技术保护点】
一种集成电路非易失性存储设备，包括：非易失性存储单元阵列；读出放大器，被连接到非易失性存储单元的所述阵列；第一电压源，被连接到非易失性存储单元的所述阵列以及所述读出放大器的第一部分；以及不同于所述第一电压源的第二电压源，被连接到所述读出放大器的第二部分，其中，所述读出放大器的所述第二部分包括具有第二栅极氧化物的晶体管，其中，所述第二栅极氧化物具有不同于第一栅极氧化物厚度的厚度，其中，所述读出放大器的所述第一部分具有输出节点，并在输出节点处包括钳位输出电压以防止第二栅极氧化物的受压或毁坏。

【技术特征摘要】
2011.11.01 US 13/2869691.一种集成电路非易失性存储设备，包括：非易失性存储单元阵列；读出放大器，被连接到非易失性存储单元的所述阵列；第一电压源，被连接到非易失性存储单元的所述阵列以及所述读出放大器的第一部分；以及不同于所述第一电压源的第二电压源，被连接到所述读出放大器的第二部分，其中，所述读出放大器的所述第二部分包括具有第二栅极氧化物的晶体管，其中，所述第二栅极氧化物具有不...

【专利技术属性】
技术研发人员：HV陈，A李，T武，HQ阮，
申请(专利权)人：硅存储技术公司，
类型：发明
国别省市：美国,US