半导体器件的单元布局、单元布局库及其合成方法技术

本发明专利技术的实施例公开了一种单元布局、一种单元布局库以及合成方法。单元布局包括单元块和分接连接件。单元块具有引脚。该引脚设置在单元布局中的第N金属层。分接连接件设置在第(N+1)金属层和第(N+2)金属层并且堆叠在单元块的引脚的上方。分接连接件电连接至引脚并且形成单元块的引脚的等效分接点。N是大于或者等于1的正整数。

【技术实现步骤摘要】
半导体器件的单元布局、单元布局库及其合成方法
本专利技术的实施例总体涉及半导体领域，更具体地，涉及半导体器件的单元布局、单元布局库及其合成方法。
技术介绍
半导体电路中的许多电路单元(反相器、比较器、寄存器、存储单元等)都需要同步操作。为了同步地向这些电路单元提供精确的时钟信号，应该适宜地设计时钟信号的布线分布(也称为时钟树)，以便防止在电路单元的引脚上发生信号电磁(SEM)的问题。
技术实现思路
根据本专利技术的一个方面，提供了一种半导体器件的单元布局，包括：单元块，所述单元块包括与时钟相关的引脚，所述与时钟相关的引脚设置在单元布局中的第N金属层；以及分接连接件，设置在所述第N金属层上方的至少一个金属层处并且堆叠在所述单元块的所述与时钟相关的引脚的上方，所述分接连接件电连接至所述与时钟相关的引脚并且形成所述单元块的所述与时钟相关的引脚的等效分接点，其中，N是大于或者等于0的整数。根据本专利技术的另一个方面，提供了一种半导体器件的单元布局库，包括：至少一个替代单元布局，所述至少一个替代单元布局对应于标准单元布局，所述标准单元布局包括具有与时钟相关的引脚的第一单元块，所述至少一个替代单元布本文档来自技高网...

【技术保护点】
一种半导体器件的单元布局，包括：单元块，所述单元块包括与时钟相关的引脚，所述与时钟相关的引脚设置在所述单元布局中的第N金属层；以及分接连接件，设置在所述第N金属层上方的至少一个金属层处并且堆叠在所述单元块的所述与时钟相关的引脚的上方，所述分接连接件电连接至所述与时钟相关的引脚并且形成所述单元块的所述与时钟相关的引脚的等效分接点，其中，N是大于或者等于0的整数。

【技术特征摘要】
2015.09.18 US 14/859,1621.一种半导体器件的单元布局，包括：单元块，所述单元块包括与时钟相关的引脚，所述与时钟相关的引脚设置在所述单元布局中的第N金属层；以及分接连接件，设置在所述第N金属层上方的至少一个金属层处并且堆叠在所述单元块的所述与时钟相关的引脚的上方，所述分接连接件电连接至所述与时钟相关的引脚并且形成所述单元块的所述与时钟相关的引脚的等效分接点，其中，N是大于或者等于0的整数。2.根据权利要求1所述的单元布局，其中，所述分接连接件包括：第一金属互连件，设置在第(N+1)金属层处并且堆叠在所述与时钟相关的引脚的上方，所述第一金属互连件电连接至所述与时钟相关的引脚；以及第二金属互连件，设置在第(N+2)金属层处并且堆叠在所述第一金属互连件的上方，所述第二金属互连件电连接至所述第一金属互连件，并且所述第二金属互连件形成所述单元块的所述与时钟相关的引脚的等效分接点。3.根据权利要求2所述的单元布局，其中，根据设计规则，所述第一金属互连件的第一宽度是所述第(N+1)金属层上的最小迹线的宽度的1至3倍，根据设计规则，所述第二金属互连件的第二宽度是所述第(N+2)金属层上的最小迹线的宽度的1至3倍，并且所述第二宽度是所述第一宽度的0.5至3倍。4.根据权利要求1所述的单元布局，其中，所述分接连接件包括：多个第一金属互连件，设置在第(N+1)金属层处，所述多个第一金属互连件彼此平行，所述多个第一金属互连件的至少一个堆叠在所述与时钟相关的引脚的上方并且电连接至所述与时钟相关的引脚；以及多个第二金属互连件，设置在第(N+2)金属层处，所述多个第二金属互连件彼此平行，所述多个第二金属互连件堆叠在所述多个第一金属互连件的上方并且垂直于所述多个第一金属互连件，所述多个第二金属互连件电连接至所述多个第一金属互连件，并且所述多个第二金属互连件形成所述单元块的所述与时钟相关的引脚的等效分接点。5.根据权利要求1所述的单元布局，其中，...

【专利技术属性】
技术研发人员：庄易霖，陈皇宇，李云汉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71