用于减少的接口和串联触头电阻的触头集成制造技术

本发明专利技术涉及用于减少的接口和串联触头电阻的触头集成。本发明专利技术提供了通过等离子体浸没离子注入(PIII)和/或脉冲PIII在浅深度的半导体材料中轻度注入铂、铱、锇、铒、镱、镝和钆的方法。方法包括沉积衬垫层，然后掩蔽和注入特征以形成n型和p型半导体以及通过衬垫层注入材料。方法适合于涉及制造鳍式场效应晶体管(FinFET)的集成方案。

【技术实现步骤摘要】
用于减少的接口和串联触头电阻的触头集成
本专利技术涉及半导体制造领域，具体涉及用于减少的接口和串联触头电阻的触头集成。
技术介绍
半导体制造工艺涉及场效应晶体管和触头的制造。对半导体材料的触头接口的常规制造涉及各种材料的溅射以减少接口处的触头电阻。随着半导体器件缩小到越来越小的技术节点，缩小的特征尺寸使得这种材料在小特征中的沉积更具挑战性。
技术实现思路
本专利技术提供了用于处理半导体衬底的方法。一个方面涉及一种在衬底上形成触头的方法，所述方法包括：(a)在蚀刻所述衬底以形成两个或更多个触头孔之后，通过利用等离子体浸没离子注入(plasmaimmersionionimplantation)将第一材料注入到第一半导体材料中以形成p型半导体；以及(b)通过利用等离子体浸没离子注入将第二材料注入到第二半导体材料中以形成n型半导体。所述第一材料可以是铂、铱和锇中的任一种，所述第二材料可以是铒、镱、镝和钆中的任一种。在各种实施方式中，该方法还包括在(a)之前，在所述衬底上保形地沉积包含钛的衬垫层。在各种实施方式中，所述第一材料通过所述衬垫层注入。在一些实施方式中，所述第二材料通过所述衬垫层注入。所本文档来自技高网...

【技术保护点】
一种在衬底上形成触头的方法，所述方法包括：(a)在蚀刻所述衬底以形成两个或更多个触头孔之后，通过利用等离子体浸没离子注入将选自铂、铱和锇中的第一材料注入到第一半导体材料中以形成p型半导体；以及(b)通过利用等离子体浸没离子注入将选自铒、镱、镝和钆中的第二材料注入到第二半导体材料中以形成n型半导体。

【技术特征摘要】
2015.10.30 US 14/929,0391.一种在衬底上形成触头的方法，所述方法包括：(a)在蚀刻所述衬底以形成两个或更多个触头孔之后，通过利用等离子体浸没离子注入将选自铂、铱和锇中的第一材料注入到第一半导体材料中以形成p型半导体；以及(b)通过利用等离子体浸没离子注入将选自铒、镱、镝和钆中的第二材料注入到第二半导体材料中以形成n型半导体。2.根据权利要求1所述的方法，还包括在(a)之前，在所述衬底上保形地沉积包含钛的衬垫层。3.根据权利要求2所述的方法，其中所述第一材料通过所述衬垫层注入。4.根据权利要...

【专利技术属性】
技术研发人员：保罗·雷蒙德·贝瑟，威廉·沃辛顿·小克鲁，桑杰·戈皮纳特，
申请(专利权)人：朗姆研究公司，
类型：发明
国别省市：美国,US