电压感知适应性静态随机访问存储器写辅助电路制造技术

一种电压感知适应性静态随机访问存储器写辅助电路，本发明专利技术提供写辅助电路的方法。该写辅助电路包括：多个二进制权重升压电容器，分别包含与位线耦接的第一节点以及与相应升压使能晶体管连接的第二节点；以及多个升压使能晶体管，分别包含栅极，该栅极与升压控制使能信号连接以控制相应的二进制权重升压电容器。各该多个升压使能晶体管的该升压控制使能信号由基于供电电平的编码值控制。

Voltage sense adaptive static random access memory writing auxiliary circuit

The invention relates to a voltage sense adaptive static random access memory writing auxiliary circuit, which provides a method for writing auxiliary circuits. The auxiliary circuit includes a plurality of binary weights boost capacitor, respectively comprises a first node and a bit line is coupled with the corresponding boost and enable transistor second connected nodes; and a plurality of boost enable transistor respectively comprises a gate gate and the boost control enable signal is connected to the control device of binary weight boost capacitor the corresponding. The boost control enabling signal of each of the plurality of boost enable transistors is controlled by a coding value based on the power supply level.

【技术实现步骤摘要】
电压感知适应性静态随机访问存储器写辅助电路
本专利技术涉及静态随机访问存储器(staticrandomaccessmemory；SRAM)写辅助电路，尤其涉及适应电压变化并独立于过程及温度变化的SRAM写辅助电路及其方法。
技术介绍
存储器装置通常被用作计算装置或其它电子设备中的内部储存区域。用以在计算装置中储存数据的一种特定存储器类型是随机访问存储器(RAM)。RAM通常被用作计算环境中的主存储器，且通常是易失性的，因为一旦关闭电源，储存于该RAM中的全部数据即丢失。静态RAM(SRAM)是RAM的一个例子。SRAM具有保持数据而无需刷新的优点。典型的SRAM装置包括由单独SRAM单元组成的阵列。各SRAM单元能够储存表示逻辑数据位(例如“0”或“1”)的二进制电压值。SRAM单元的一种现有配置包括一对交叉耦接装置例如反相器。该反相器充当锁存器，只要向该存储器阵列供电，该锁存器就在其中储存数据位。在传统的六晶体管(6T)单元中，一对访问晶体管或通栅(当由字线激活时)将反相器选择性耦接至一对互补位线(也就是真位线(bitlineture)与补位线(bitlinecomplementary))。其它SRAM单元设计可包括不同数目的晶体管(例如4T、8T等)。SRAM单元的设计传统上涉及在存储器阵列的读写功能之间折中，以保持单元稳定性、读性能以及写性能。尤其，组成交叉耦接锁存器的晶体管必须弱到足以在写操作期间被过驱动，但也强到足以在读操作期间驱动位线时保持它们的数据值。将交叉耦接反相器连接至真及补位线的访问晶体管影响单元的稳定性及性能二者。在一端口SRAM单元中，传统上使用单对访问晶体管来读写访问单元。将栅极驱动至数字值，以在“开”与“关”状态之间切换晶体管。针对写操作的访问的优化将促使装置的导通电阻(Ron)降低。另一方面，针对读操作的访问晶体管的优化促使Ron增加，以将单元与位线电容隔离并防止单元干扰。针对SRAM在读功能与写功能之间的此折中，随着集成电路不断缩小尺寸而更加成为问题。尤其，当集成电路的操作电压随着电路的尺寸缩小而降低时，SRAM单元的读写裕度(其衡量可读写SRAM单元的位的可靠性)降低。降低的读写裕度可因此在SRAM单元的相应读写操作中导致错误。而且，组成交叉耦接锁存器的晶体管必须弱到足以在写操作期间被过驱动，但也强到足以在读操作期间驱动位线时保持它们的数据值。
技术实现思路
在本专利技术的第一方面中，提供一种写辅助电路，该写辅助电路包括：多个二进制权重升压电容器，分别包含与位线耦接的第一节点以及与相应升压使能晶体管连接的第二节点；以及多个升压使能晶体管，分别包含栅极，该栅极与升压控制使能信号连接以控制相应的二进制权重升压电容器。在该写辅助电路中，各该多个升压使能晶体管的该升压控制使能信号由基于供电电平(powersupplylevel)的编码值控制。在本专利技术的另一个方面中，提供一种写辅助电路，该写辅助电路包括：多个NFET升压晶体管，分别包含与位线耦接的源极及漏极以及与相应升压使能晶体管连接的栅极；以及多个升压使能NFET晶体管，分别包含栅极，该栅极与升压控制使能信号连接以控制相应的NFET升压晶体管。在该写辅助电路中，各该多个升压使能NFET晶体管的该升压控制使能信号由基于供电电平的编码值控制。在本专利技术的另一个方面中，提供一种方法，该方法包括基于编码值对多个二进制权重升压电容器中的至少一个二进制权重升压电容器充电，以及对该至少一个二进制权重升压电容器放电，以提供电平低于接地信号的升压电压。在该方法中，该编码值是基于供电电平并确定该升压电压。附图说明通过参照非限制性示例本专利技术的示例实施例的多个附图，在下面的具体实施方式中说明本专利技术。图1显示依据本专利技术的方面的能带隙电压参考电路的示意视图。图2显示依据本专利技术的方面的写辅助电路的示意视图。图3显示依据本专利技术的方面的具有二进制权重电容器的写辅助电路的特征图。图4显示依据本专利技术的方面的写辅助电路的写升压控制选择表。图5显示依据本专利技术的方面的电压表设计示意图。具体实施方式本专利技术涉及静态随机访问存储器(SRAM)写辅助电路，尤其涉及适应电压变化并独立于过程及温度变化的SRAM写辅助电路及其方法。尤其，本专利技术引入能带隙电压参考电路，将该能带隙电压参考电路集成于电子芯片识别(electronicchipidentification；ECID)中，以于系统超过不同电压阈值时可提供直流(directcurrent；DC)标志信号。本专利技术还提供SRAM写辅助电路，以解码该DC标志信号并对二进制权重电容器充电或放电(例如三个二进制权重电容器将提供0x、1x、2x、3x、4x、5x、6x及7x的选择升压)。另外，该SRAM写辅助电路将独立于过程及温度变化。因此，该SRAM写辅助电路对终端用户或客户透明，且可提供不升压(写辅助禁能-0x)或可变升压(例如1x、2x、3x、4x、5x、6x或7x)，并适应客户供应电压的电压变化。电路可自单个电容器提供单升压。在此类系统中，电路的单升压依赖于两个写选择信号WSEL<1>及WSEL<0>的相对时序。电路的此单升压基于在单个电容器上储存的电荷量促使位线低于接地(也就是负升压电平)，接着该单个电容器衰减至接地。不过，此方法有问题，因为应力问题可能发生，且管理负升压电平很困难。另外，此类方法可能需要更大的电路复杂性且由于当供应电压增加时升压迅速上升而消耗更多功率。一旦升压电平衰减至峰值幅度约80％时，在低电压就几乎不提供写辅助，而在该低电压仍需要显着升压来写SRAM位单元。尽管此升压技术在较老的技术(例如32纳米技术)中可能工作得很好，但在较新的技术(例如14纳米技术及以下)中，为了可靠性，增加的变化性需要仔细注意并管理在高VCS(例如>800mV)的升压。在实施例中，SRAM写辅助电路提供升压，该升压与供应电压对应，不随过程及温度变化，且对终端用户/客户透明。而且，在实施例中，与其它写辅助电路相比，该SRAM写辅助电路将需要较少的功率，因为所提供的升压依赖于供应电压。该SRAM写辅助电路也可就不同的供应电压提供所需的升压，而不影响该电路的可靠性。在实施例中，SRAM阵列的负位线升压系统包括分别由数字控制选择的多个二进制权重升压电容器。该数字控制可由测量供电电平的控制系统导出。该控制系统可包括输出固定电压参考的能带隙参考电路，以及将供电电平的分量与该固定电压参考比较以数字编码该供电的多个比较器。另外，将该数字编码的供电以及编程配置文件(programmingprofile)输入至控制逻辑，以选择该二进制权重升压电容器中的至少一个来调整该SRAM阵列的升压电平。在实施例中，SRAM阵列的负位线升压系统包括分别由数字控制选择的多个二进制权重升压电容器。该数字控制可由测量供电电平的控制系统导出。该控制系统可包括输出固定电压参考的能带隙参考电路，以及将供电电平的分量与该固定电压参考比较以数字编码该供电的多个比较器。将该数字编码的供电以及编程配置文件输入至控制逻辑，以选择该二进制权重升压电容器中的某些来调整SRAM阵列的升压电平。另外，该二进制权重升压电容器于未被选择时被电性隔离(也就是浮动)，以降低电本文档来自技高网...

【技术保护点】
一种写辅助电路，包括：多个二进制权重升压电容器，分别包含与位线耦接的第一节点以及与相应升压使能晶体管连接的第二节点；以及多个升压使能晶体管，分别包含栅极，该栅极与升压控制使能信号连接以控制相应的二进制权重升压电容器，各该多个升压使能晶体管的该升压控制使能信号由基于供电电平的编码值控制。

【技术特征摘要】
2016.01.28 US 15/009,1321.一种写辅助电路，包括：多个二进制权重升压电容器，分别包含与位线耦接的第一节点以及与相应升压使能晶体管连接的第二节点；以及多个升压使能晶体管，分别包含栅极，该栅极与升压控制使能信号连接以控制相应的二进制权重升压电容器，各该多个升压使能晶体管的该升压控制使能信号由基于供电电平的编码值控制。2.如权利要求1所述的写辅助电路，其中，基于该供电电平的该编码值确定该多个二进制权重升压电容器中已被选择者以及该多个二进制权重升压电容器中未被选择者。3.如权利要求2所述的写辅助电路，其中，未被选择的该二进制权重升压电容器与已被选择的该二进制权重升压电容器电性隔离，以降低电荷共享。4.如权利要求1所述的写辅助电路，其中，基于该供电电平的该编码值确定该写辅助电路的升压电平。5.如权利要求1所述的写辅助电路，其中，该写辅助电路位于静态随机访问存储器中。6.如权利要求1所述的写辅助电路，其中，各该多个二进制权重升压电容器为NFET晶体管。7.如权利要求6所述的写辅助电路，其中，各该多个二进制权重升压电容器为源极及漏极二者都与该位线连接的NFET晶体管。8.如权利要求1所述的写辅助电路，其中，各该多个升压使能晶体管为NFET晶体管。9.如权利要求1所述的写辅助电路，其中，该编码值自能带隙电压参考电路输出，该能带隙电压参考电路将该供电电平作为输入。10.如权利要求1所述的写辅助电路，其中，该能带隙电压参考电路还包括：多个比较器，分别于该供电电平高于预定比较器值时输出标志；编码器，用以编码来自该多个比较器的各标志，以及输出该编码值。11.一种写辅助电路，包括：多个NF...

【专利技术属性】
技术研发人员：E·D·亨特施罗德，J·A·法菲尔德，D·L·阿南德，K·A·巴特森，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛,KY