基于时钟抽取偏置电压技术的高性能多米诺电路设计制造技术

本发明专利技术涉及一种基于时钟抽取偏置电压技术的高性能多米诺电路设计，属于集成电路设计领域，尤其涉及一种SRAM的位线电路设计；本发明专利技术通过多米诺延迟单元中适当位置中抽取出时钟信号，并将该信号进行处理，接入动态逻辑电路中保持管衬底中。由于可以有效地减少竞争电流的产生，所以获得了较快的响应速度和较低的功耗，同时又获得了较强的抗工艺浮动性和抗噪声干扰性。该发明专利技术具有较低的设计复杂度且一定程度上减小了版图的面积。

【技术实现步骤摘要】
基于时钟抽取偏置电压技术的高性能多米诺电路设计
本专利技术涉及一种多米诺电路，属于集成电路设计领域，尤其涉及一种SRAM的位线电路设计。
技术介绍
随着集成电路的发展，微处理器已经广泛应用于各种高端电子设备中。片上存储器(寄存器堆，缓冲存储器等)作为微处理器中数据读取的关键路径，制约着微处理器的发展。因此，减小访存延时成为提高存储器乃至微处理器性能的关键。多米诺电路所特有的运算速度快的特点切合了片上存储器的设计需求，设计者通常将高扇入的多米诺电路使用在存储器的局部位线(LBL)和全局位线(GBL)中。然而对于位线的设计仍具有三大挑战：1.位线功耗占整个存储器功耗的70％以上，过大的位线功耗将带来成本、可靠性、散热等一系列问题。2.由于“存储墙”问题愈发严重，进一步减小访存延时是片上存储器广泛应用的关键。3.由于半导体工艺的特征尺寸不断减小，工艺浮动会对芯片的良率产生一定的负面影响，设计出抗工艺浮动的位线是当今高性能存储器的要求之一。如图1所示，传统Footless型多米诺电路包括三大部分：第一级动态逻辑电路、第二级动态逻辑电路以及两级动态逻辑电路之间的延时单元；在第一级动态逻辑电路中有预充PMOS晶体管Mp0、保持PMOS晶体管Mk0和下拉网络PDN0以及一个反相器invA。Mp0的源极接电源，漏极接动态节点0，衬底接电源，栅极接时钟信号CLK0。Mk0的源极接电源，漏极接动态节点0，衬底接电源，栅极接invA的输出。由若干NMOS管组成PDN0，PDN0的漏极接动态节点0，源极接地，衬底接地，栅极接相关输入信号。invA的输入接动态节点0，输出接Mk0的栅极，同时invA的输出为第一级动态逻辑电路的输出OUT0；在第二级动态逻辑电路中有预充PMOS晶体管Mp1、保持PMOS晶体管Mk1和下拉网络PDN1以及一个反相器invB。Mp1的源极接电源，漏极接动态节点1，衬底接电源，栅极接时钟信号CLK1。Mk1的源极接电源，漏极接动态节点1，衬底接电源，栅极接invB的输出。由若干NMOS管组成PDN1，PDN1的漏极接动态节点1，源极接地，衬底接地，栅极接OUT0以及其他信号。invB的输入接动态节点1，输出接Mk1的栅极，同时反相器的输出为第二级动态逻辑电路的输出OUT1；为满足第一级和第二级动态逻辑电路时钟的时序关系所以需要时钟延时单元。时钟延时单元由N个反相器组成，N由动态逻辑电路的延迟要求决定。时钟延时单元的输入为CLK0，CLK0接一个inv1的输入，inv1的输出接inv2的输入，inv2的输出接inv3的输入……N个反相器依次连到直到invN，invN的输出接CLK1。对于第一级动态逻辑电路当时钟信号CLK0为低电平时，此时电路处于预充阶段，Mp0处于导通状态，动态节点0被预充到高电平，反相器输出为低电平，Mk0为导通状态，可以持续为动态节点0供电；当CLK0为高电平时，此时电路处于求值阶段，此时Mp0处于截止状态，根据下拉网络的导通与否有条件地放电：当下拉网络导通时，将动态节点0放电至低电平，反相器输出高电平，保持管截止；否则动态节点0由保持管保持高电平。在求值期间，下拉网络导通时，动态节点0的电压由高电平放电至低电平的过程中，当动态节点0电压低于电源电压高于反相器的翻转阈值时，反相器输出低电平，Mk0依然处于导通状态，这将持续给动态节点0供电，这样便会形成一个电流竞争，这就会影响下拉的速度也会增加不必要的功耗。直到动态节点0电压低于反相器的翻转阈值时，Mk0才逐渐关闭，减小对下拉过程造成的负面影响。由于一些特定设计中，需要增加多米诺电路的抗噪声干扰性，所以加大了保持管的尺寸，这使得保持管的负面影响变得更加不可忽视。
技术实现思路
本专利技术的目的在于提供了一种基于时钟抽取偏置电压技术的高性能多米诺电路。该电路具响应速度快、功耗较低、良好的抗工艺浮动性能、较好的抗噪声干扰性，优化了版图面积，同时具有较低的设计复杂度。为实现上述目的，本专利技术为基于时钟抽取偏置电压技术的高性能Footless型多米诺电路。如图2该多米诺电路包括三大部分：第一级动态逻辑电路、第二级动态逻辑电路以及两级动态逻辑电路之间的延时单元。在第一级动态逻辑电路中有预充PMOS晶体管Mp0、保持PMOS晶体管Mhk0和下拉网络PDN0以及反相器invA；Mp0的源极接电源，漏极接动态节点0，衬底接电源，栅极接时钟信号CLK0；Mhk0的源极接电源，漏极接动态节点0，衬底接偏置电压信号Vbk，栅极接invA的输出；由若干NMOS管组成PDN0，PDN0的漏极接动态节点0，源极接地，衬底接地，栅极接相关输入信号；invA的输入接动态节点0，输出接Mhk0的栅极，同时invA的输出为第一级动态逻辑电路的输出OUT0；当Mp0为正常阈值PMOS管时，Mhk0为高阈值PMOS管；当Mp0为低阈值PMOS管时，Mhk0为正常阈值或者高阈值PMOS管。在第二级动态逻辑电路中有预充PMOS晶体管Mp1、保持PMOS晶体管Mk1和下拉网络PDN1以及反相器invB；Mp1的源极接电源，漏极接动态节点1，衬底接电源，栅极接时钟信号CLK1；Mk1的源极接电源，漏极接动态节点1，衬底接电源，栅极接invB的输出；由若干NMOS管组成PDN1，PDN1的漏极接动态节点1，源极接地，衬底接地，栅极接OUT0以及Mhk0的基极；invB的输入接动态节点1，输出接Mk1的栅极，同时反相器的输出为第二级动态逻辑电路的输出OUT1。为满足第一级和第二级动态逻辑电路时钟的时序关系所以需要时钟延时单元。时钟延时单元由反相器inv1、inv2、inv3…invM…invN(其中1、2、3…M…N为连续的N个自然数)和反相器invX(X>N)以及PMOS管Ma组成；N由动态逻辑电路的延迟要求决定；时钟延时单元的输入为CLK0，CLK0接inv1的输入，inv1的输出接inv2的输入，inv2的输出接inv3的输入……N个反相器依次连到直到invN，invN的输出接CLK1；invM的输出接到invX的输入，invX的输出接PMOS管Ma的源极；Ma的栅极接地，Ma的衬底接电源，Ma的漏极输出即为Vbk，将Ma的漏极接到Mhk0的衬底。其中invM为inv1、inv2、inv3……invN中的某一反相器1≤M≤N；因此Vbk为周期与CLK0一致，摆幅从Vdd到Vtma，Vtma表示PMOS管Ma的阈值电压。选择适当的invM需要满足如图3的Vbk和CLK0、动态节点0的关系：Vbk0和CLK0具有相同的周期。Vbk满足在求值的开始阶段为高电平。进入求值阶段后，当下拉网络PDN0导通时，动态节点0逐渐放电至低电平，当动态节点0放电完毕时Vbk开始由Vdd下降直到Vtma(Vtma为Ma的阈值电压的绝对值)。需要注意的是Vbk和CLK0的时序关系与下拉网络的导通情况无关。附图说明图1为传统Footless型多米诺电路结构示意图。图2为基于时钟抽取偏置电压技术的Footless型多米诺电路结构示意图。图3为CLK0、动态节点0和Vbk的时序关系示意图。图4为基于时钟抽取偏置电压技术的Footed型多米诺电路结构示意图。图5为两级动态逻辑电路都经过基于时钟抽取偏置电压本文档来自技高网...

【技术保护点】
一种基于时钟抽取偏置电压技术的高性能多米诺电路，其特征在于：该多米诺电路包括三大部分，第一级动态逻辑电路、第二级动态逻辑电路以及两级动态逻辑电路之间的延时单元；在第一级动态逻辑电路中有预充PMOS晶体管Mp0、PMOS保持管Mhk0和下拉网络PDN0以及反相器invA；Mp0的源极接电源，漏极接第一动态节点，衬底接电源，栅极接时钟信号CLK0；Mhk0的源极接电源，漏极接第一动态节点，衬底接偏置电压信号Vbk，栅极接invA的输出；由若干NMOS管组成PDN0，PDN0的漏极接第一动态节点，源极接地，衬底接地，栅极接相关输入信号；invA的输入接第一动态节点，输出接Mhk0的栅极，同时invA的输出为第一级动态逻辑电路的输出OUT0；当Mp0为正常阈值PMOS管时，Mhk0为高阈值PMOS管；当Mp0为低阈值PMOS管时，Mhk0为正常阈值或者高阈值PMOS管；在第二级动态逻辑电路中有预充PMOS晶体管Mp1、保持PMOS晶体管Mk1和下拉网络PDN1以及反相器invB；Mp1的源极接电源，漏极接第二动态节点，衬底接电源，栅极接时钟信号CLK1；Mk1的源极接电源，漏极接第二动态节点，衬底接电源，栅极接invB的输出；由若干NMOS管组成PDN1，PDN1的漏极接第二动态节点，源极接地，衬底接地，栅极接OUT0以及Mhk0的基极；invB的输入接第二动态节点，输出接Mk1的栅极，同时反相器invB的输出为第二级动态逻辑电路的输出OUT1；为满足第一级和第二级动态逻辑电路时钟的时序关系所以需要时钟延时单元，时钟延时单元由反相器inv1、inv2、inv3…invM…invN和反相器invX以及PMOS管Ma组成，X>N；N由动态逻辑电路的延迟要求决定；时钟延时单元的输入为CLK0，CLK0接inv1的输入，inv1的输出接inv2的输入，inv2的输出接inv3的输入……直至依次连到直到invN，invN的输出接CLK1；invM的输出同时接到invX的输入，invX的输出接PMOS管Ma的源极；Ma的栅极接地，Ma的衬底接电源，Ma的漏极输出即为Vbk，将Ma的漏极接到Mhk0的衬底；其中invM为inv1、inv2、inv3……invN中的某一反相器，1≤M≤N；因此Vbk为周期与CLK0一致，摆幅从Vdd到Vtma，Vtma表示PMOS管Ma的阈值电压。...

【技术特征摘要】
1.一种基于时钟抽取偏置电压技术的高性能多米诺电路，其特征在于：该多米诺电路包括三大部分，第一级动态逻辑电路、第二级动态逻辑电路以及两级动态逻辑电路之间的延时单元；在第一级动态逻辑电路中有预充PMOS晶体管Mp0、PMOS保持管Mhk0和下拉网络PDN0以及反相器invA；Mp0的源极接电源，漏极接第一动态节点，衬底接电源，栅极接时钟信号CLK0；Mhk0的源极接电源，漏极接第一动态节点，衬底接偏置电压信号Vbk，栅极接invA的输出；由若干NMOS管组成PDN0，PDN0的漏极接第一动态节点，源极接地，衬底接地，栅极接相关输入信号；invA的输入接第一动态节点，输出接Mhk0的栅极，同时invA的输出为第一级动态逻辑电路的输出OUT0；当Mp0为正常阈值PMOS管时，Mhk0为高阈值PMOS管；当Mp0为低阈值PMOS管时，Mhk0为正常阈值或者高阈值PMOS管；在第二级动态逻辑电路中有预充PMOS晶体管Mp1、保持PMOS晶体管Mk1和下拉网络PDN1以及反相器invB；Mp1的源极接电源，漏极接第二动态节点，衬底接电源，栅极接时钟信号CLK1；Mk1的源极接电源，漏极接第二动态节点，衬底接电源，栅极接invB的输出；由若干NMOS管组成PDN1，PDN1的漏极接第二动态节点，源极接地，衬底接地，栅极接OUT0以及Mhk0的基极；invB的输入接第二动态节点，输出接Mk1的栅极，同时反相器invB的输出为第二级动态逻辑电路的输出OUT1；为满足第一级和第二级动态逻辑电路时钟的时序关系所以需要时钟延时单元，时钟延时单元由反相器inv1、inv2、inv3…invM…invN和反相器invX以及PMOS管Ma组成，X>N；N由动态逻辑电路的延迟要求决定；时钟延时单元的输入为CLK0，CLK0接inv1的输入，inv1的输出接inv2的输入，inv2的输出接inv3的输入……直至依次连到直到invN，invN的输出接CLK1；invM的输出同时接到invX的输入，invX的输出接PMOS管Ma的源极；Ma的栅极接地，Ma的衬底接电源，Ma的漏极输出即为Vbk，将Ma的漏极接到Mhk0的衬底；其中invM为inv1...

【专利技术属性】
技术研发人员：汪金辉，杨泽重，侯立刚，宫娜，王莉娜，
申请(专利权)人：北京工业大学，
类型：发明
国别省市：北京,11