一种电荷耦合功率MOSFET器件及其制造方法技术

本发明专利技术涉及一种电荷耦合功率MOSFET器件及其制造方法，包括有源区、栅极引出区和终端保护区；有源区和栅极引出区设有第一沟槽，终端保护区设有第二沟槽；第一沟槽内的第一导电多晶硅和第二导电多晶硅由第二绝缘氧化层隔离，第二导电多晶硅与第一沟槽内壁由第一绝缘氧化层隔离；第二沟槽内的第三导电多晶硅与第二沟槽内壁由第四绝缘氧化层隔离；导电多晶硅上方的绝缘介质层设置接触孔，第二接触孔填充金属与第一导电多晶硅欧姆接触，第三接触孔填充金属与第二导电多晶硅欧姆接触，第四接触孔填充金属与第三导电多晶硅欧姆接触；器件上方设有源极金属和栅极金属。本发明专利技术导通电阻低，栅漏电荷Qgd小，输入电容Ciss小，导通损耗低，开关损耗低，工艺更为简单。

A charge coupled power MOSFET device and method of manufacturing the same

The invention relates to a power MOSFET charge coupled device and its manufacturing method, including active region, grid area and terminal protection area; the active region and the grid area is provided with a first groove, the terminal protection area is provided with second grooves; the first conductive polysilicon and polysilicon first second conductive trench by second insulating oxide layer isolation, second conductive wall with the first polysilicon by the first trench isolation insulating oxide layer; the second grooves of the third conductive polysilicon and the inner wall of the groove second is composed of fourth insulating oxide layer isolation; insulating medium layer is arranged above the conductive polysilicon contact hole, second contact hole filler metal in contact with the first conductive polysilicon ohmic contact, third hole filler metal and the second conductive polysilicon ohmic contact. Fourth contact hole filler metal and the third conductive polysilicon ohmic contact device is arranged; Source metal and gate metal. The invention has the advantages of low through resistance, small gate leakage charge Qgd, small input capacitance Ciss, low conduction loss, low switching loss, and simpler process.

【技术实现步骤摘要】
一种电荷耦合功率MOSFET器件及其制造方法
本专利技术涉及一种半导体器件及其制造方法，尤其是一种电荷耦合功率MOSFET器件及其制造方法，属于半导体器件

技术介绍
自20世纪九十年代以来，功率MOSFET最主要的研究方向就是不断减小其正向导通电阻（Ron）。如今，功率沟槽MOSFET器件已经适用于大多数功率应用电路中，且器件的特性不断接近硅材料的一维极限（表述了器件漂移区特征导通电阻和关断时击穿电压的理论关系）。RESURF技术（REducedSURfaceField，降低表面电场）的提出，可令耐压为600V的功率沟槽MOSFET器件超过硅材料的一维极限。同样依据RESURF的工作原理，业界又提出分裂栅型沟槽（Split-GateTrench）MOSFET器件结构，可在低、中压（20V~300V）范围内，打破硅材料的一维极限，拥有较低的正向导通电阻，器件性能优越。公开号为102280487A的中国专利《一种新型沟槽结构的功率MOSFET器件及其制造方法》，公开了一种分裂栅型沟槽MOSFET器件结构及制造方法。其提出的功率MOSFET器件的特征导通电阻较普通功率MOSFET器件降低了约40%，导通电阻小，栅漏电荷小，器件特性得到大幅提升。但仍然存在不足，其工艺制程共需采用6层掩膜版，分别为沟槽刻蚀掩膜版、场氧刻蚀掩膜版、栅极导电多晶硅掩膜版、N+注入掩膜版、接触孔刻蚀掩膜版、金属层刻蚀掩膜版，其掩膜版层数偏多，工艺复杂，工艺成本高，影响市场竞争力。其栅极导电多晶硅的引出方式，如图1所示，首先在栅极导电多晶硅刻蚀工序，采用一层栅极导电多晶硅掩膜版进行选择性刻蚀，将栅极导电多晶硅引至硅平面上方，其栅极导电多晶硅在硅平面上方连成一片，随后将栅极接触孔打在硅平面上方成片的栅极导电多晶硅上，供栅极金属连接，如此可避免栅极接触孔直接打在硅平面下方宽度较窄的栅极多晶硅上，此方案比较适用于早期光刻机能力有限的情况。
技术实现思路
本专利技术的目的是克服现有技术中存在的不足，提供一种电荷耦合功率MOSFET器件及其制造方法，其导通电阻低，栅漏电荷Qgd小，输入电容Ciss小，导通损耗低，开关损耗低，工艺更为简单，成本更为低廉。按照本专利技术提供的技术方案，所述电荷耦合功率MOSFET器件，在所述MOSFET器件俯视平面上，包括位于半导体基板的有源区、栅极引出区和终端保护区，所述终端保护区位于有源区和栅极引出区的外圈；在所述MOSFET器件的截面上，半导体基板具有相对应的第一主面与第二主面，所述第一主面与第二主面间包括第一导电类型外延层及位于所述第一导电类型外延层下方的第一导电类型衬底，所述第一导电类型衬底；其特征是：在所述MOSFET器件俯视平面上，所述栅极引出区内包括若干规则排布且相互平行设置的第一沟槽，所述有源区内包括若干规则排布且相互平行设置的第一沟槽，所述终端保护区内包括若干规则排布且相互平行设置的第二沟槽；在所述MOSFET器件的截面上，所述第一沟槽和第二沟槽设置于第一导电类型外延层的上部，所述第一沟槽位于栅极引出区和有源区，所述第二沟槽位于终端保护区；在所述栅极引出区，所述第一沟槽内壁表面生长绝缘氧化层，所述绝缘氧化层包括第一绝缘氧化层和第三绝缘氧化层，所述第一绝缘氧化层生长于第一沟槽侧壁的上部，第三绝缘氧化层生长于第一沟槽的下部并覆盖第一沟槽侧壁的下部及底部，第一绝缘氧化层与第三绝缘氧化层上下连接；第一沟槽内淀积有导电多晶硅，所述导电多晶硅包括第一导电多晶硅和第二导电多晶硅，所述第一导电多晶硅与第二导电多晶硅均由第一沟槽的上部向下延伸，且第一导电多晶硅在第一沟槽内延伸的距离大于第二导电多晶硅延伸的距离；第一导电多晶硅位于第一沟槽的中心区，第二导电多晶硅位于第一导电多晶硅的两侧，第一导电多晶硅与第二导电多晶硅间通过第二绝缘氧化层隔离，所述第二绝缘氧化层与第三绝缘氧化层上下连接；第二导电多晶硅与第一沟槽内壁通过第一绝缘氧化层隔离；所述第一沟槽之间及第一沟槽和邻近第二沟槽之间设有第二导电类型掺杂区，所述第二导电类型掺杂区由第一主面向下延伸，其深度小于第二导电多晶硅的深度；所述栅极引出区的第一主面上方由绝缘介质层覆盖，第二导电多晶硅的上方设有第三接触孔，所述第三接触孔内填充第三接触孔填充金属，所述第三接触孔填充金属与第二导电多晶硅欧姆接触；栅极引出区上方设有栅极金属，所述栅极金属覆盖于绝缘介质层及第三接触孔填充金属上，栅极金属与第三接触孔填充金属电性相连；在所述终端保护区，所述第二沟槽内淀积有第三导电多晶硅，且第三导电多晶硅位于第二沟槽的中心区；第二沟槽内设有第四绝缘氧化层，所述第四绝缘氧化层覆盖第二沟槽的侧壁及底部，同时覆盖终端保护区的第一主面上方；第三导电多晶硅与第二沟槽内壁通过第四绝缘氧化层隔离；所述终端保护区的第一主面上方由第四绝缘氧化层和绝缘介质层覆盖；所述第三导电多晶硅的上方设有第四接触孔，所述第四接触孔内填充第四接触孔填充金属，所述第四接触孔填充金属与第三导电多晶硅欧姆接触；终端保护区上方设有源极金属，所述源极金属覆盖于绝缘介质层之上；源极金属与第四接触孔填充金属电性相连；在所述有源区，所述第一沟槽内壁表面生长绝缘氧化层，所述绝缘氧化层包括第一绝缘氧化层和第三绝缘氧化层，所述第一绝缘氧化层生长于第一沟槽侧壁的上部，第三绝缘氧化层生长于第一沟槽的下部并覆盖第一沟槽侧壁的下部及底部，第一绝缘氧化层与第三绝缘氧化层上下连接；第一沟槽内淀积有导电多晶硅，所述导电多晶硅包括第一导电多晶硅和第二导电多晶硅，所述第一导电多晶硅与第二导电多晶硅均由第一沟槽的上部向下延伸，且第一导电多晶硅在第一沟槽内延伸的距离大于第二导电多晶硅延伸的距离；第一导电多晶硅位于第一沟槽的中心区，第二导电多晶硅位于第一导电多晶硅的两侧，第一导电多晶硅与第二导电多晶硅间通过第二绝缘氧化层隔离，所述第二绝缘氧化层与第三绝缘氧化层上下连接；第二导电多晶硅与第一沟槽内壁通过第一绝缘氧化层隔离；所述第一沟槽之间及第一沟槽和邻近第二沟槽之间设有第二导电类型掺杂区，所述第二导电类型掺杂区由第一主面向下延伸，其深度小于第二导电多晶硅的深度；所述有源区的第一主面上方由绝缘介质层覆盖，第一导电多晶硅的上方设有第二接触孔，所述第二接触孔内填充第二接触孔填充金属，所述第二接触孔填充金属与第一导电多晶硅欧姆接触；相邻的第一沟槽间相对应的外壁上方均带有第一导电类型掺杂区，所述第一导电类型掺杂区的结深小于所述第二导电类型掺杂区的结深；相邻第一沟槽之间设有第一接触孔，所述第一接触孔内填充有第一接触孔填充金属，所述第一接触孔填充金属与第一导电类型掺杂区和第二导电类型掺杂区欧姆接触；所述第一沟槽和邻近第二沟槽之间设有第五接触孔，所述第五接触孔内填充有第五接触孔填充金属，所述第五接触孔填充金属与所述第二导电类型掺杂区欧姆接触；所述栅极金属与源极金属相互隔离。进一步的，所述有源区和栅极引出区的第一沟槽之间的间距相同；所述终端保护区的第二沟槽的个数至少为1个，第二沟槽的宽度等于或者大于第一沟槽，第二沟槽与邻近第一沟槽的间距等于第一沟槽之间的间距，第二沟槽之间的间距等于或者大于第一沟槽之间的间距。进一步的，所述第四绝缘氧化层的厚度等于第三绝缘氧化层的厚度；所述第三绝缘氧化层本文档来自技高网...

【技术保护点】
一种电荷耦合功率MOSFET器件，在所述MOSFET器件俯视平面上，包括位于半导体基板的有源区、栅极引出区和终端保护区，所述终端保护区位于有源区和栅极引出区的外圈；在所述MOSFET器件的截面上，半导体基板具有相对应的第一主面与第二主面，所述第一主面与第二主面间包括第一导电类型外延层及位于所述第一导电类型外延层下方的第一导电类型衬底，所述第一导电类型衬底；其特征是：在所述MOSFET器件俯视平面上，所述栅极引出区内包括若干规则排布且相互平行设置的第一沟槽，所述有源区内包括若干规则排布且相互平行设置的第一沟槽，所述终端保护区内包括若干规则排布且相互平行设置的第二沟槽；在所述MOSFET器件的截面上，所述第一沟槽和第二沟槽设置于第一导电类型外延层的上部，所述第一沟槽位于栅极引出区和有源区，所述第二沟槽位于终端保护区；在所述栅极引出区，所述第一沟槽内壁表面生长绝缘氧化层，所述绝缘氧化层包括第一绝缘氧化层和第三绝缘氧化层，所述第一绝缘氧化层生长于第一沟槽侧壁的上部，第三绝缘氧化层生长于第一沟槽的下部并覆盖第一沟槽侧壁的下部及底部，第一绝缘氧化层与第三绝缘氧化层上下连接；第一沟槽内淀积有导电多晶硅，所述导电多晶硅包括第一导电多晶硅和第二导电多晶硅，所述第一导电多晶硅与第二导电多晶硅均由第一沟槽的上部向下延伸，且第一导电多晶硅在第一沟槽内延伸的距离大于第二导电多晶硅延伸的距离；第一导电多晶硅位于第一沟槽的中心区，第二导电多晶硅位于第一导电多晶硅的两侧，第一导电多晶硅与第二导电多晶硅间通过第二绝缘氧化层隔离，所述第二绝缘氧化层与第三绝缘氧化层上下连接；第二导电多晶硅与第一沟槽内壁通过第一绝缘氧化层隔离；所述第一沟槽之间及第一沟槽和邻近第二沟槽之间设有第二导电类型掺杂区，所述第二导电类型掺杂区由第一主面向下延伸，其深度小于第二导电多晶硅的深度；所述栅极引出区的第一主面上方由绝缘介质层覆盖，第二导电多晶硅的上方设有第三接触孔，所述第三接触孔内填充第三接触孔填充金属，所述第三接触孔填充金属与第二导电多晶硅欧姆接触；栅极引出区上方设有栅极金属，所述栅极金属覆盖于绝缘介质层及第三接触孔填充金属上，栅极金属与第三接触孔填充金属电性相连；在所述终端保护区，所述第二沟槽内淀积有第三导电多晶硅，且第三导电多晶硅位于第二沟槽的中心区；第二沟槽内设有第四绝缘氧化层，所述第四绝缘氧化层覆盖第二沟槽的侧壁及底部，同时覆盖终端保护区的第一主面上方；第三导电多晶硅与第二沟槽内壁通过第四绝缘氧化层隔离；所述终端保护区的第一主面上方由第四绝缘氧化层和绝缘介质层覆盖；所述第三导电多晶硅的上方设有第四接触孔，所述第四接触孔内填充第四接触孔填充金属，所述第四接触孔填充金属与第三导电多晶硅欧姆接触；终端保护区上方设有源极金属，所述源极金属覆盖于绝缘介质层之上；源极金属与第四接触孔填充金属电性相连；在所述有源区，所述第一沟槽内壁表面生长绝缘氧化层，所述绝缘氧化层包括第一绝缘氧化层和第三绝缘氧化层，所述第一绝缘氧化层生长于第一沟槽侧壁的上部，第三绝缘氧化层生长于第一沟槽的下部并覆盖第一沟槽侧壁的下部及底部，第一绝缘氧化层与第三绝缘氧化层上下连接；第一沟槽内淀积有导电多晶硅，所述导电多晶硅包括第一导电多晶硅和第二导电多晶硅，所述第一导电多晶硅与第二导电多晶硅均由第一沟槽的上部向下延伸，且第一导电多晶硅在第一沟槽内延伸的距离大于第二导电多晶硅延伸的距离；第一导电多晶硅位于第一沟槽的中心区，第二导电多晶硅位于第一导电多晶硅的两侧，第一导电多晶硅与第二导电多晶硅间通过第二绝缘氧化层隔离，所述第二绝缘氧化层与第三绝缘氧化层上下连接；第二导电多晶硅与第一沟槽内壁通过第一绝缘氧化层隔离；所述第一沟槽之间及第一沟槽和邻近第二沟槽之间设有第二导电类型掺杂区，所述第二导电类型掺杂区由第一主面向下延伸，其深度小于第二导电多晶硅的深度；所述有源区的第一主面上方由绝缘介质层覆盖，第一导电多晶硅的上方设有第二接触孔，所述第二接触孔内填充第二接触孔填充金属，所述第二接触孔填充金属与第一导电多晶硅欧姆接触；相邻的第一沟槽间相对应的外壁上方均带有第一导电类型掺杂区，所述第一导电类型掺杂区的结深小于所述第二导电类型掺杂区的结深；相邻第一沟槽之间设有第一接触孔，所述第一接触孔内填充有第一接触孔填充金属，所述第一接触孔填充金属与第一导电类型掺杂区和第二导电类型掺杂区欧姆接触；所述第一沟槽和邻近第二沟槽之间设有第五接触孔，所述第五接触孔内填充有第五接触孔填充金属，所述第五接触孔填充金属与所述第二导电类型掺杂区欧姆接触；所述栅极金属与源极金属相互隔离。...

【技术特征摘要】
1.一种电荷耦合功率MOSFET器件，在所述MOSFET器件俯视平面上，包括位于半导体基板的有源区、栅极引出区和终端保护区，所述终端保护区位于有源区和栅极引出区的外圈；在所述MOSFET器件的截面上，半导体基板具有相对应的第一主面与第二主面，所述第一主面与第二主面间包括第一导电类型外延层及位于所述第一导电类型外延层下方的第一导电类型衬底，所述第一导电类型衬底；其特征是：在所述MOSFET器件俯视平面上，所述栅极引出区内包括若干规则排布且相互平行设置的第一沟槽，所述有源区内包括若干规则排布且相互平行设置的第一沟槽，所述终端保护区内包括若干规则排布且相互平行设置的第二沟槽；在所述MOSFET器件的截面上，所述第一沟槽和第二沟槽设置于第一导电类型外延层的上部，所述第一沟槽位于栅极引出区和有源区，所述第二沟槽位于终端保护区；在所述栅极引出区，所述第一沟槽内壁表面生长绝缘氧化层，所述绝缘氧化层包括第一绝缘氧化层和第三绝缘氧化层，所述第一绝缘氧化层生长于第一沟槽侧壁的上部，第三绝缘氧化层生长于第一沟槽的下部并覆盖第一沟槽侧壁的下部及底部，第一绝缘氧化层与第三绝缘氧化层上下连接；第一沟槽内淀积有导电多晶硅，所述导电多晶硅包括第一导电多晶硅和第二导电多晶硅，所述第一导电多晶硅与第二导电多晶硅均由第一沟槽的上部向下延伸，且第一导电多晶硅在第一沟槽内延伸的距离大于第二导电多晶硅延伸的距离；第一导电多晶硅位于第一沟槽的中心区，第二导电多晶硅位于第一导电多晶硅的两侧，第一导电多晶硅与第二导电多晶硅间通过第二绝缘氧化层隔离，所述第二绝缘氧化层与第三绝缘氧化层上下连接；第二导电多晶硅与第一沟槽内壁通过第一绝缘氧化层隔离；所述第一沟槽之间及第一沟槽和邻近第二沟槽之间设有第二导电类型掺杂区，所述第二导电类型掺杂区由第一主面向下延伸，其深度小于第二导电多晶硅的深度；所述栅极引出区的第一主面上方由绝缘介质层覆盖，第二导电多晶硅的上方设有第三接触孔，所述第三接触孔内填充第三接触孔填充金属，所述第三接触孔填充金属与第二导电多晶硅欧姆接触；栅极引出区上方设有栅极金属，所述栅极金属覆盖于绝缘介质层及第三接触孔填充金属上，栅极金属与第三接触孔填充金属电性相连；在所述终端保护区，所述第二沟槽内淀积有第三导电多晶硅，且第三导电多晶硅位于第二沟槽的中心区；第二沟槽内设有第四绝缘氧化层，所述第四绝缘氧化层覆盖第二沟槽的侧壁及底部，同时覆盖终端保护区的第一主面上方；第三导电多晶硅与第二沟槽内壁通过第四绝缘氧化层隔离；所述终端保护区的第一主面上方由第四绝缘氧化层和绝缘介质层覆盖；所述第三导电多晶硅的上方设有第四接触孔，所述第四接触孔内填充第四接触孔填充金属，所述第四接触孔填充金属与第三导电多晶硅欧姆接触；终端保护区上方设有源极金属，所述源极金属覆盖于绝缘介质层之上；源极金属与第四接触孔填充金属电性相连；在所述有源区，所述第一沟槽内壁表面生长绝缘氧化层，所述绝缘氧化层包括第一绝缘氧化层和第三绝缘氧化层，所述第一绝缘氧化层生长于第一沟槽侧壁的上部，第三绝缘氧化层生长于第一沟槽的下部并覆盖第一沟槽侧壁的下部及底部，第一绝缘氧化层与第三绝缘氧化层上下连接；第一沟槽内淀积有导电多晶硅，所述导电多晶硅包括第一导电多晶硅和第二导电多晶硅，所述第一导电多晶硅与第二导电多晶硅均由第一沟槽的上部向下延伸，且第一导电多晶硅在第一沟槽内延伸的距离大于第二导电多晶硅延伸的距离；第一导电多晶硅位于第一沟槽的中心区，第二导电多晶硅位于第一导电多晶硅的两侧，第一导电多晶硅与第二导电多晶硅间通过第二绝缘氧化层隔离，所述第二绝缘氧化层与第三绝缘氧化层上下连接；第二导电多晶硅与第一沟槽内壁通过第一绝缘氧化层隔离；所述第一沟槽之间及第一沟槽和邻近第二沟槽之间设有第二导电类型掺杂区，所述第二导电类型掺杂区由第一主面向下延伸，其深度小于第二导电多晶硅的深度；所述有源区的第一主面上方由绝缘介质层覆盖，第一导电多晶硅的上方设有第二接触孔，所述第二接触孔内填充第二接触孔填充金属，所述第二接触孔填充金属与第一导电多晶硅欧姆接触；相邻的第一沟槽间相对应的外壁上方均带有第一导电类型掺杂区，所述第一导电类型掺杂区的结深小于所述第二导电类型掺杂区的结深；相邻第一沟槽之间设有第一接触孔，所述第一接触孔内填充有第一接触孔填充金属，所述第一接触孔填充金属与第一导电类型掺杂区和第二导电类型掺杂区欧姆接触；所述第一沟槽和邻近第二沟槽之间设有第五接触孔，所述第五接触孔内填充有第五接触孔填充金属，所述第五接触孔填充金属与所述第二导电类型掺杂区欧姆接触；所述栅极金属与源极金属相互隔离。2.如权利要求1所述的电荷耦合功率MOSFET器件，其特征是：所述有源区和栅极引出区的第一沟槽之间的间距相同；所述终端保护区的第二沟槽的个数至少为1个，第二沟槽的宽度等于或者大于第一沟槽，第二沟槽与邻近第一沟槽的间距等于第一沟槽之间的间距，第二沟槽之间的间距等于或者大于第一沟槽之间的间距。3.如权利要求1所述的电荷耦合功率MOSFET器件，其特征是：所述第四绝缘氧化层的厚度等于第三绝缘氧化层的厚度；所述第三绝缘氧化层的厚度大于第一绝缘氧化层的厚度；所述第二绝缘氧化层的厚度大于第一绝缘氧化层的厚度。4.如权利要求1所述...

【专利技术属性】
技术研发人员：朱袁正，叶鹏，刘晶晶，
申请(专利权)人：无锡新洁能股份有限公司，
类型：发明
国别省市：江苏,32