半导体器件及其形成方法技术

本发明专利技术的实施例提供了一种半导体器件，包括衬底、至少一个半导体鳍和至少一个外延结构。半导体鳍位于衬底上。半导体鳍具有位于其上的至少一个凹槽。外延结构位于半导体鳍的凹槽中。外延结构包括沿着从半导体鳍至衬底的方向布置的最顶部部分、第一部分和第二部分。第一部分具有比最顶部部分的锗原子百分比和第二部分的锗原子百分比高的锗原子百分比。本发明专利技术的实施例还提供了形成半导体器件的方法。

【技术实现步骤摘要】
半导体器件及其形成方法
本专利技术的实施例涉及半导体领域，更具体地涉及半导体器件及形成半导体器件的方法。
技术介绍
在提高晶体管性能以及减小晶体管的尺寸的进程中，已经开发了沟道和源极/漏极区域位于由块状衬底形成的鳍中的晶体管。这种非平面器件可以称为多栅极finFET。多栅极finFET可以具有栅电极，栅电极横跨鳍状硅主体以形成沟道区域。
技术实现思路
本专利技术的实施例提供了一种半导体器件，包括：衬底；至少一个半导体鳍，位于所述衬底上，所述半导体鳍上具有至少一个凹槽；以及至少一个外延结构，位于所述半导体鳍的凹槽中，其中，所述外延结构包括沿着从所述半导体鳍至所述衬底的方向布置的最顶部部分、第一部分和第二部分，其中，所述第一部分具有比所述最顶部部分的锗原子百分比和所述第二部分的锗原子百分比高的锗原子百分比。本专利技术的实施例还提供了一种半导体器件，包括：衬底；至少一个半导体鳍，位于所述衬底上，所述半导体鳍上具有至少一个凹槽；以及至少一个外延结构，位于所述半导体鳍的凹槽中，其中，所述外延结构包括最顶部层和位于所述最顶部层下面的第一梯度含锗层，其中，所述第一梯度含锗层具有比所述最顶部层的锗原子百分比高的并且沿着从所述衬底至所述半导体鳍的方向增加的锗原子百分比。本专利技术的实施例还提供了一种形成半导体器件的方法，包括：在衬底上形成至少一个半导体鳍；去除所述半导体鳍的至少一部分，以形成至少一个凹槽；以及在所述半导体鳍的凹槽中形成至少一个外延结构，其中，所述外延结构包括沿着从所述半导体鳍至所述衬底的方向布置的最顶部部分、第一部分和第二部分，其中，所述第一部分的锗浓度比所述最顶部部分的锗浓度和所述第二部分的锗浓度高。附图说明当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本专利技术的各个实施例。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1是根据一些实施例的示例性半导体器件的透视图。图2是沿着2-2线截取的图1中的半导体器件的截面图。图3是根据一些实施例的锗原子百分比概况(profile)。图4是根据一些实施例的硼浓度概况。图5A至图12A是根据沿着诸如与图1中的栅极结构的纵向方向平行的线的线截取的处于各个阶段中的形成半导体器件的方法的截面图。图5B至图12B是沿着诸如图1中的线2的线截取的与图5A至图12A对应的不同的截面图。具体实施方式以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本专利技术。当然，这些仅是实例并且不意欲限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本专利技术在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的一些实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。finFET的源极和漏极区域可以通过外延生长形成在半导体鳍上。本专利技术的实施例提供了一些改进的外延源极和漏极区域。这些实施例在下文中在块状硅衬底上形成具有单个半导体鳍或多个鳍的半导体器件的背景下论述。本领域的普通技术人员将意识到，本专利技术的实施例可以用于其他的配置。图1是根据一些实施例的示例性半导体器件的透视图。半导体器件包括衬底110。在一些实施例中，衬底110包括块状硅衬底。在一些实施例中，衬底110可以是晶体结构的硅。在一些其他的实施例中，衬底110可以包括：其他的元素半导体，诸如锗；或包括化合物半导体，诸如碳化硅、砷化镓、砷化铟或磷化铟。在又一些其他的实施例中，衬底110包括绝缘体上硅(SOI)衬底。使用注氧隔离、晶圆接合和/或其他适当方法制造SOI衬底。半导体器件还包括围绕半导体鳍120的浅沟槽隔离(STI)结构130。STI结构130可以包括诸如氧化硅的任何合适的绝缘材料。在一些实施例中，例如，STI结构130具有在从约30nm至约60nm的范围内的厚度。半导体器件100还包括至少一个栅极结构140。栅极结构140形成在半导体鳍120的一部分上。栅极结构140包括栅极介电层141和栅电极层142。栅极介电层141存在于栅电极层144和衬底110之间，并形成在半导体鳍120上。例如，防止电子耗尽的栅极介电层141可包括高k介电材料，诸如金属氧化物、金属氮化物、金属硅盐酸、过渡金属氧化物、过渡金属氮化物、过渡金属硅盐酸、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、或它们的组合。一些实施例可以包括氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化镧(LaO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锶钛(SrTiO3，STO)、氧化钡钛(BaTiO3，BTO)、氧化钡锆(BaZrO)、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铝(Al2O3)、氮化硅(Si3N4)、氮氧化硅(SiON)和它们的组合。栅极介电层141可具有多层结构，例如一个氧化硅层(即，界面层)和另外一个高k材料层。栅电极层142形成在衬底110的上方以覆盖栅极介电层141和半导体鳍120的被栅极介电层141覆盖的部分。在一些实施例中，栅电极层142包括诸如多晶硅、非晶硅等半导体材料。栅电极层142可掺杂或不掺杂沉积。例如，在一些实施例中，栅电极层142包括通过低压化学汽相沉积(LPCVD)不掺杂沉积的多晶硅。例如，一旦应用，基于半导体器件的类型，多晶硅就可以掺杂有磷离子(或其他n行掺杂剂)或硼(或其他p型掺杂剂)。例如，也可以通过原位掺杂多晶硅的熔炉沉积来沉积多晶硅。可选地，栅电极层142可包括多晶硅金属合金或包括金属(例如钨(W)、镍(Ni)、铝(Al)、钽(Ta)、钛(Ti)或它们的任意组合)的金属栅极。半导体鳍120包括被栅极结构140覆盖并且包围的沟道区域(未示出)。半导体鳍120可以是掺杂的以提供用于n-型finFET(NMOS器件)或p-型finFET(PMOS器件)的合适的沟道。可以使用诸如离子注入、扩散、退火和/或其他合适的工艺的工艺来掺杂半导体鳍120。半导体器件还包括一对间隔件150。间隔件150相应地形成在衬底110上方并且邻近栅极结构140的相对侧。半导体鳍120的一部分被间隔件150覆盖。在一些实施例中，间隔件150可以包括氧化硅、氮化硅、氮氧化硅或其他合适的材料。间隔件150可以包括单层或多层结构。参考图2，该图为沿着图1中的线2截取的截面图。半导体鳍120包括介于间隔件150之间的至少一个凹槽121。凹槽121形成在半导体鳍120的本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；至少一个半导体鳍，位于所述衬底上，所述半导体鳍上具有至少一个凹槽；以及至少一个外延结构，位于所述半导体鳍的凹槽中，其中，所述外延结构包括沿着从所述半导体鳍至所述衬底的方向布置的最顶部部分、第一部分和第二部分，其中，所述第一部分具有比所述最顶部部分的锗原子百分比和所述第二部分的锗原子百分比高的锗原子百分比。

【技术特征摘要】
2015.09.15 US 62/218,901;2016.05.25 US 15/164,8241.一种半导体器件，包括：衬底；至少一个半导体鳍，位于所述衬底上，所述半导体鳍上具有至少一个凹槽；以及至少一个外延结构，位于所述半导体鳍的凹槽中，其中，所述外延结构包括沿着从所述半导体鳍至所述衬底的方向布置的最顶部部分、第一部分和第二部分，其中，所述第一部分具有比所述最顶部部分的锗原子百分比和所述第二部分的锗原子百分比高的锗原子百分比。2.根据权利要求1所述的半导体器件，其中，所述外延结构还包括介于所述第一部分与所述第二部分之间的中间掩埋层，其中，所述中间掩埋层具有沿着从所述衬底至所述半导体鳍的方向增加的锗原子百分比。3.根据权利要求2所述的半导体器件，其中，所述外延结构还包括介于所述中间掩埋层与所述最顶部部分之间的上部掩埋层，其中，所述上部掩埋层具有沿着从所述衬底至所述半导体鳍的方向减小的锗原子百分比。4.根据权利要求3所述的半导体器件，其中，所述中间掩埋层具有比所述上部掩埋层的p型杂质浓度低的p型杂质浓度。5.根据权利要求3所述的半导体器件，其中，所述上部掩埋层的p型杂质浓度沿着从所述衬底至所述半导体鳍的方向增加。6.根据权利要求2所述的...

【专利技术属性】
技术研发人员：张家铭，刘继文，李政键，黄信杰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71