半导体结构制造技术

本发明专利技术公开一种半导体结构，包含有一半导体基底、一形成于该半导体基底上且其内包含有至少一凹槽的介电结构、一形成于该凹槽内的鳍片结构、以及一形成于该鳍片结构内的差排区域。该半导体基底包含有一第一半导体材料，而该鳍片结构包含有该第一半导体材料与一第二半导体材料，且该第二半导体材料的一晶格常数不同于该第一半导体材料的一晶格常数。该差排区域的一最高部分高于该凹槽的一开口。

Semiconductor structure

The invention discloses a semiconductor structure includes a semiconductor substrate, is formed on the semiconductor substrate and contains at least one groove dielectric structure, a groove is formed on the fin structure, and formed on the fin structure in the row area. The semiconductor substrate includes a first semiconductor material, and the fin structure includes the first semiconductor material and a second semiconductor material, a lattice constant and the second semiconductor material is different from a lattice constant of the first semiconductor material. One of the highest portions of the differential region is higher than the opening of the groove.

【技术实现步骤摘要】

本专利技术涉及一种半导体结构，尤其是涉及一种外延半导体鳍片结构。
技术介绍
外延(epitaxial)结构广泛地使用于半导体制作工艺中，举例来说，现有技术常利用选择性外延成长(selectiveepitaxialgrowth，以下简称为SEG)技术于一单晶基板内形成一晶格排列与基板相同的外延结构，例如硅锗(silicongermanium，以下简称为SiGe)外延结构。利用SiGe外延结构的晶格常数(latticeconstant)大于硅基板晶格的特点，SiGe外延结构可产生应力，并用于改善MOS晶体管的性能。然而，外延结构的采用固然可有效提升元件效能，但外延结构的制作大大地增加了半导体制作工艺的复杂度以及制作工艺控制的困难度。举例来说，在SiGe外延结构中，可增加锗浓度来提升应力，然而较厚的SiGe外延结构或SiGe外延结构中较高的锗浓度会在外延结构内产生差排(dislocation)，而差排的产生会导致外延结构提供的应力变低，因此更增加了具有外延结构的半导体元件在设计与制作上的难度。由此可知，外延结构的存在虽可有效增进元件效能，但随着半导体制作工艺与产品的复杂度不断提升，业界仍不断地面对挑战。
技术实现思路
因此，本专利技术的一目的在于提供一种半导体结构，用以避免外延结构生成时可能发生的差排缺陷影响最终半导体元件的性能。为达上述目的，本专利技术提供一种半导体结构，该半导体结构包含有一半导体基底、一形成于该半导体基底上的介电结构、至少一形成于该半导体基底上的鳍片结构(fin)、以及形成于该鳍片结构内的差排(disclocation)区域。该半导体基底包含有一第一半导体材料，而该鳍片结构包含有该第一半导体材料与一第二半导体材料，且该第二半导体材料的一晶格常数(latticeconstant)不同于该第一半导体材料的一晶格常数。该介电结构包含有一顶部表面，而该鳍片结构在该介电结构的该顶部表面以上包含有一第一高度，该差排区域在该介电结构的该顶部表面以上包含有一第二高度，且该差排区域的该第二高度小于该鳍片结构的该第一高度的四分之一。本专利技术提供另提供一种半导体结构，该半导体结构包含有一半导体基底、一形成于该半导体基底上且其内包含有至少一凹槽的介电结构、一形成于该凹槽内的鳍片结构、以及一形成于该鳍片结构内的差排区域。该半导体基底包含有一第一半导体材料，而该鳍片结构包含有该第一半导体材料与一第二半导体材料，且该第二半导体材料的一晶格常数不同于该第一半导体材料的一晶格常数。该差排区域的一最高部分高于该凹槽的一开口。根据本专利技术所提供的半导体结构，导致应力降低的差排区域在介电结构顶部表面以上的高度为鳍片结构层在介电结构顶部表面以上的高度的四分之一。也就是说，本专利技术所提供的半导体结构的差排区域远离鳍片结构的表面。由于在鳍式场效晶体管(finfieldeffecttransistor，以下简称为FinFET)元件中，通道区域形成于鳍片结构的表面。因此，远离鳍片结构表面的差排区域将使得差排缺陷对通道区域的影响降至最低，甚至使差排缺陷不再对通道区域造成影响。简单地说，根据本专利技术所提供的半导体结构，即使差排区域形成鳍片结构之内，但仍不影响最终形成的晶体管元件的性能。附图说明图1至图7为本专利技术所提供的半导体结构的制方法的一优选实施例的示意图，其中：图3为本专利技术所提供的半导体结构的制方法的一变化型的示意图；以及图5为本专利技术所提供的半导体结构的制方法的另一变化型的示意图。主要元件符号说明100半导体基底102介电结构102S介电结构的顶部表面104垫氧化层106硬掩模层108、108’凹槽110外延层、第一部分110t外延层顶部表面、鳍片结构顶部表面110b外延层底部表面112应力松弛缓冲层、第二部分120差排区域120t差排区域最高部分130鳍片结构140栅极层142栅极介电层144栅极导电层WF凹槽宽度、鳍片宽度WD差排区域最宽部分的宽度D凹槽深度H1外延层高度H2应力松弛缓冲层高度HF鳍片高度HD差排区域在介电结构的顶部表面以上高度具体实施方式请参阅图1至图7，图1至图7为本专利技术所提供的半导体结构的制作方法的一优选实施例的示意图。如图1所示，本优选实施例所提供的半导体结构的制作方法首先提供一半导体基底100。半导体基底100包含有一第一半导体材料，第一半导体材料可以是硅、锗、III-V族化合物(compound)、或者是II-VI族化合物。在本优选实施例中，第一半导体材料优选为硅，然而不限于此。另外，在本优选实施例中，半导体基底100可以是一块硅(bulk)基底，且可具有(100)晶面(crystalplane)。接下来，可于半导体基底100上形成一介电结构102，介电结构102的制作方式可采用浅沟隔离(shallowtrenchisolation，以下简称为STI)的制作方法。简单地说，首先于基底100上依序形成一垫氧化层104与一硬掩模层106，随后图案化垫氧化层104与硬掩模层106。如图1所示，在本优选实施例中，图案化的垫氧化层104与硬掩模层106可用以定义鳍片结构的位置与宽度，但不限于此。接下来，利用合适的蚀刻制作工艺通过此一图案化的垫氧化层104与硬掩模层106蚀刻半导体基底100，而于半导体基底100内形成多个凹槽(图未示)。随后，在该多个浅沟内填入绝缘材料。请参阅图2。接下来，进行一平坦化制作工艺，用以移除多余的绝缘材料与图案化的硬掩模层106与垫氧化层104，而于半导体基底100上形成多个STI，而该多个STI即为本优选实施例中所述的介电结构102。接下来，利用合适的蚀刻制作工艺，例如但不限于一干蚀刻制作工艺，移除STI102之间的半导体基底100，而于STI之间，即介电结构102内形成至少一凹槽108。在本优选实施例中，凹槽108的底部可如图2所示，与介电结构102的底部共平面。另外，如图2所示，凹槽108具有一宽度WF以及一深度D，凹槽108的宽度WF可用以定义一鳍片结构的宽度，在本优选实施例中凹槽108的宽度WF可以例如是5纳米(nanometer，nm)至15nm，而深度D可以例如是100nm至300nm。也就是说，本优选实施例的凹槽108具有一深宽比，而此深宽比介于10与60之间，但都不限于此。另外请参阅图3，图3为本专利技术所提供的半导体结构的制作方法的一变化型的示意图。在本变化型中，半导体基底100上可先形成一介电结构102，随后通过合适的蚀刻制作工艺，例如一干蚀刻制作工艺，蚀刻介电结构102内的半导体基底100，而于介电结构102内形成至少一凹槽108’。值得注意的是，在本变化型中，蚀刻制作工艺可过度蚀刻(over-etching)暴露于介电结构102底部的半导体基底100，是以凹槽108’的底部如图3所示，低于介电结构102的底部。请参阅图4。在形成凹槽108或108’之后，在凹槽108或108’内形成一外延层110。外延层110可通过SEG方法形成，但不限于此。且如图4所示，外延层110填满凹槽108。外延层110包含有前述的第一半导体材料以及一第二半导体材料，且第二半导体材料的一晶格常数(latticeconstant)不同于第一半导体材料的晶格常数，且第二半本文档来自技高网...

【技术保护点】
一种半导体结构，包含有：半导体基底，包含有一第一半导体材料；介电结构，形成于该半导体基底上，该介电结构包含有一顶部表面；至少一鳍片结构(fin)，形成于该半导体基底上，且该鳍片结构包含有该第一半导体材料与一第二半导体材料，该第二半导体材料的一晶格常数(lattice constant)不同于该第一半导体材料的一晶格常数，且该鳍片结构在该介电结构的该顶部表面以上包含有一第一高度；以及差排(disclocation)区域，形成于该鳍片结构内，该差排区域在该介电结构的该顶部表面以上包含有一第二高度，且该差排区域的该第二高度小于该鳍片结构的该第一高度的四分之一。

【技术特征摘要】
1.一种半导体结构，包含有：半导体基底，包含有一第一半导体材料；介电结构，形成于该半导体基底上，该介电结构包含有一顶部表面；至少一鳍片结构(fin)，形成于该半导体基底上，且该鳍片结构包含有该第一半导体材料与一第二半导体材料，该第二半导体材料的一晶格常数(latticeconstant)不同于该第一半导体材料的一晶格常数，且该鳍片结构在该介电结构的该顶部表面以上包含有一第一高度；以及差排(disclocation)区域，形成于该鳍片结构内，该差排区域在该介电结构的该顶部表面以上包含有一第二高度，且该差排区域的该第二高度小于该鳍片结构的该第一高度的四分之一。2.如权利要求1所述的半导体结构，其中该第二半导体材料的该晶格常数大于该第一半导体材料的该晶格常数。3.如权利要求1所述的半导体结构，其中该鳍片结构包含有一第三高度，定义于该鳍片结构的一顶部表面与该半导体基底的表面之间。4.如权利要求3所述的半导体结构，其中该鳍片结构包含有一第一宽度，该第三高度与该第一宽度具有一比值，且该比值介于10与60之间。5.如权利要求3所述的半导体结构，其中该差排区域包含有一第二宽度，该第二宽度与该第一宽度具有一比值，且该比值小于0.5。6.如权利要求1所述的半导体结构，其中该鳍片结构包含有一第一部分与一形成于该第一部分与该半导体基底之间的第二部分。7.如权利要求6所述的半导体结构，其中该鳍片结构的该第一部分内的该第二半导体材料包含有一第一浓度，该第二部分内的该第二半导体材料包含有一第二浓度。8.如权利要求7所述的半导体结构，其中该第一浓度大于该第...

【专利技术属性】
技术研发人员：杨玉如，江怀慈，林胜豪，黄世贤，陈建宏，吴俊元，蔡成宗，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71