半导体器件及其驱动方法技术

本发明专利技术提供一种包括纠错码电路的半导体器件及其驱动方法。半导体器件包括：多个正常簇，包括多个存储单元，并且连接到数据线；多个虚设簇，布置在所述多个正常簇的特定区域中，并通过特定电路的奇偶校验线来输入/输出奇偶校验位；多个空闲ECC纠错码ECC计算电路，所述多个空闲ECC计算电路对应于通过数据线和奇偶校验线施加的数据来执行ECC计算；以及，主ECC计算电路，所述主ECC计算电路将从所述多个空闲ECC计算电路施加的数据彼此组合，并且执行ECC计算。

Semiconductor device and driving method thereof

The present invention provides a semiconductor device including an error correcting code circuit and a drive method thereof. A semiconductor device includes: a plurality of normal clusters, including a plurality of memory cells, and connected to the data line; a plurality of dummy clusters, arranged in a specific area of the plurality of normal clusters, and through parity line specific circuit to input / output parity bits; a plurality of idle ECC code calculation circuit ECC and the plurality of idle ECC calculation circuit corresponding to the line through the data and parity data line is applied to perform the ECC calculation; and ECC, the main calculation circuit, the main circuit of ECC is calculated from the plurality of idle ECC calculation data are applied to each other circuit combination, and execute the ECC calculation.

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2015年11月2日提交给韩国知识产权局的申请号为10-2015-0153361的韩国申请的优先权，其通过引用全文合并于此。
各种实施例总体涉及一种半导体器件及其驱动方法，更具体地，涉及一种包括纠错码电路的半导体器件。
技术介绍
典型的半导体器件包括多个存储单元阵列和多个感测放大器阵列，该多个存储单元阵列具有用于根据地址来储存并输出数据的多个单位单元，该多个感测放大器阵列用于放大并输出从单元阵列输出的数据信号。最近，关于半导体存储器件，已经增加努力研发一种用于增大净裸片(netdie)以改善制造成本的技术。在该努力的过程中，已经提出一种将8F2的单元阵列结构转换成6F2或4F2的单元阵列结构的方法。6F2的单元阵列结构最近且持续备受瞩目，因为与8F2的单元阵列结构相比，其可以每单位面积集成更多的单元。一般而言，8F2采用折叠位线结构，而6F2采用开放位线结构。在折叠位线结构中，位线BL和取反位线(bitbarline)BLB形成在感测放大器的一侧上，而在开放位线结构中，位线BL和取反位线BLB形成在感测放大器的两侧处。以下将详细描述开放位线结构。具有开放位线结构的半导体器件包括多个存储单元簇(mat)、多个感测放大器阵列S/A阵列以及虚设簇。在所述多个存储单元簇中的每个中，可以形成用于储存数据的存储单元。存储单元布置在位线和字线的交叉区域以及取反位线BLB和子字线SWL的交叉区域。存储单元包括是单元晶体管的NMOS晶体管和单元电容器。虚设簇为布置在存储单元簇的最上端和最下端的簇，即，布置在存储单元块的外周边部分处的簇。此外，虚设簇布置在目标单元簇的下端以向目标单元簇提供要与其进行比较的取反位线的电平。利用这种虚设簇，可以以与每个存储单元阵列块相似的方式形成被布置成彼此交叉的多个位线和多个虚设字线。然而，在虚设簇中，因为实际上仅与目标单元簇进行比较且连接到感测放大器的取反位线(或位线)操作，因此虚设簇中的位线(或取反位线)不操作且不必要地占用区域。因此，净裸片可以被减少。此外，随着施加到存储单元的电压降低以及单元尺寸减小，软错误容限(tolerance)的退化成为问题。在使用用于纠正数据错误的ECC(纠错码)电路的半导体集成设备中，已经提出一种用于向典型数据添加奇偶校验位并纠正故障位的电路技术。
技术实现思路
各种实施例针对利用半导体器件的虚设簇作为纠错码电路。在一个实施例中，一种半导体器件包括：多个正常簇，所述多个正常簇包括多个存储单元，并且连接到数据线；多个虚设簇，所述多个虚设簇布置在所述多个正常簇的特定区域中，并且通过特定电路的奇偶校验线来输入/输出奇偶校验位；多个空闲ECC(纠错码)计算电路，所述多个空闲ECC计算电路对应于通过数据线和奇偶校验线施加的数据来执行ECC计算；以及，主ECC计算电路，所述主ECC计算电路将从所述多个空闲ECC计算电路施加的数据彼此组合，并且执行ECC计算。在一个实施例中，一种半导体器件包括：多个正常簇，所述多个正常簇包括多个存储单元，并且连接到数据线；多个虚设簇，所述多个虚设簇布置在所述多个正常簇的特定区域中，通过特定单元的奇偶校验线来输入/输出奇偶校验位，以及通过特定单元的标志线来输入/输出标志位；多个选择单元，所述多个选择单元对应于选择信号来选择性地控制奇偶校验线的奇偶校验位的输出；多个空闲ECC(纠错码)计算单元，所述多个空闲ECC计算单元对应于通过数据线和奇偶校验线施加的数据来执行ECC计算；以及，主ECC计算单元，所述主ECC计算单元将从所述多个空闲ECC计算单元施加的数据彼此组合，并且执行ECC计算。在一个实施例中，一种半导体器件的驱动方法包括步骤：在刷新操作中读取正常簇的数据和储存在虚设簇中的数据；接收连接到虚设簇的标志线的数据，并判断标志位是否处于第一逻辑电平；当标志位处于第一逻辑电平时，计算奇偶校验位并将具有第二逻辑电平的标志位写入至虚设簇中，而当标志位不处于第一逻辑电平时，读取正常簇的数据和虚设簇的奇偶校验数据，计算多个ECC奇偶校验，以及纠正错误；以及，对包括正常簇和虚设簇的存储体执行预充电操作。根据本公开，将半导体器件的虚设簇用作纠错码电路，产生芯片的净裸片增加以及可以提高数据可靠性的效果。附图说明图1为根据本公开的实施例的半导体器件的配置图；图2A和2B为根据本公开的其它实施例的半导体器件的配置图；图3为图2的半导体器件的选择控制单元的配置图；图4为图2的主ECC计算单元的详细配置图；图5为图2的标志发生单元的详细配置图；图6为用于解释图2的半导体器件的操作的流程图。具体实施方式在下文，将参照附图通过各种实施例的示例来描述一种半导体器件及其驱动方法。图1为根据本公开的实施例的半导体器件的配置图。本公开的实施例包括多个存储体BK0至BK7、多个空闲纠错码(在下文被称为ECC)计算单元100、110、120、130、140、150、160和170以及主ECC计算单元200。如本文中所使用的，计算单元或任何其它类型的单元也可以被称为电路。因此，计算单元100、110、120、130、140、150、160和170可以被称为计算电路。此外，主ECC计算单元200可以被称为主ECC计算电路200。这适用于本文中被称为单元的所有其它组件。半导体器件被分成多个存储体BK0至BK7，且多个存储体BK0至BK7被驱动。所述多个存储体BK0至BK7分别包括每个正常簇具有多个存储单元的多个正常簇MAT0至MAT7，以及多个虚设簇DMAT0至DMAT7。即，存储单元阵列被分成包括多个单位存储单元的正常簇MAT0至MAT7的集合。多个正常簇MAT0至MAT7沿行方向和列方向布置以形成多个簇行和多个簇列。布置在多个正常簇MAT0至MAT7的特定区域(诸如多个正常簇MAT0至MAT7的最外周边部分)中的簇可以被用作虚设簇DMAT0至DMAT7。这些虚设簇DMAT0至DMAT7可以被分配为用于储存奇偶校验位的区域。此外，多个空闲ECC计算单元100、110、120、130、140、150、160和170通过数据线I0和奇偶校验线PI0来连接到多个存储体BK0至BK7。多个空闲ECC计算单元100、110、120、130、140、150、160和170以一个存储体BK为单位来分别对数据线I0和奇偶校验线PI0执行ECC操作。多个正常簇MAT0至MAT7通过数据线I0来输入/输出特定单元的数据。此外，多个虚设簇DMAT0至DMAT7通过奇偶校验线PI0来输入/输出特定单元的奇偶校验位。如上述，在本公开的实施例中，用于输入/输出正常数据的数据线I0和用于输入/输出奇偶校验位的奇偶校验线PI0彼此分离。在这种情况下，在写入操作或读取操作中，可以通过与奇偶校验线PI0分离的数据线I0来输入/输出数据。空闲ECC计算单元100、110、120、130、140、150、160和170在正常激活模式中对应于读取命令或写入命令来执行ECC操作。即，在存储体BK0至BK7的读取操作中，空闲ECC计算单元100、110、120、130、140、150、160和170读取正常簇MAT0至MAT7的所有数据和虚设簇DMAT0至本文档来自技高网...

【技术保护点】
一种半导体器件，包括：多个正常簇，所述多个正常簇包括多个存储单元，并且连接到数据线；多个虚设簇，所述多个虚设簇布置在所述多个正常簇的特定区域中，并且通过特定电路的奇偶校验线来输入/输出奇偶校验位；多个空闲纠错码ECC计算电路，所述多个空闲ECC计算电路对应于通过数据线和奇偶校验线施加的数据来执行ECC计算；以及主ECC计算电路，所述主ECC计算电路将从所述多个空闲ECC计算电路施加的数据彼此组合，并且执行ECC计算。

【技术特征摘要】
2015.11.02 KR 10-2015-01533611.一种半导体器件，包括：多个正常簇，所述多个正常簇包括多个存储单元，并且连接到数据线；多个虚设簇，所述多个虚设簇布置在所述多个正常簇的特定区域中，并且通过特定电路的奇偶校验线来输入/输出奇偶校验位；多个空闲纠错码ECC计算电路，所述多个空闲ECC计算电路对应于通过数据线和奇偶校验线施加的数据来执行ECC计算；以及主ECC计算电路，所述主ECC计算电路将从所述多个空闲ECC计算电路施加的数据彼此组合，并且执行ECC计算。2.如权利要求1所述的半导体器件，其中，所述多个空闲ECC计算电路以与一个存储体相对应的数据线和与一个存储体相对应的奇偶校验线为单位来执行ECC计算。3.如权利要求1所述的半导体器件，其中，主ECC计算电路以所有的存储体为单位来执行ECC计算。4.如权利要求1所述的半导体器件，其中，所述多个空闲ECC计算电路和主ECC计算电路在刷新操作中执行ECC计算。5.如权利要求1所述的半导体器件，其中，数据线和奇偶校验线被布置成彼此分离。6.一种半导体器件，包括：多个正常簇，所述多个正常簇包括多个存储单元，并且连接到数据线；多个虚设簇，所述多个虚设簇布置在所述多个正常簇的特定区域中，通过特定电路的奇偶校验线来输入/输出奇偶校验位，以及通过特定电路的标志线来输入/输出标志位；多个选择电路，所述多个选择电路对应于选择信号来选择性地控制奇偶校验线的奇偶校验位的输出；多个空闲纠错码ECC计算电路，所述多个空闲ECC计算电路对应于通过数据线和奇偶校验线施加的数据来执行ECC计算；以及主ECC计算电路，所述主ECC计算电路将从所述多个空闲ECC计算电路施加的数据彼此组合，并且执行ECC计算。7.如权利要求6所述的半导体器件，其中，所述多个空闲ECC计算电路以与一个存储体相对应的数据线、与一个存储体相对应的奇偶校验线以及与一个存储体相对应的
\t标志线为单位来执行ECC计算。8.如权利要求6所述的半导体器件，其中，主ECC计算电路以从由选择电路选中的一个存储体施加的奇偶校验位为单位来执...

【专利技术属性】
技术研发人员：朴珉秀，赵真熙，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR