硅基InGaAs沟道双栅CMOS器件制造技术

本发明专利技术提供一种硅基InGaAs沟道双栅COMS器件。本发明专利技术采用介质键合方法实现硅基半导体材料与InGaAs沟道双栅CMOS器件的集成，以提高CMOS器件的异构集成度，且双栅结构能够实现器件的低功耗工作，且器件的阈值电压调节更容易。

Silicon based InGaAs channel dual gate COMS device

The invention provides a silicon based InGaAs channel dual gate COMS device. The invention adopts medium bonding method to realize the integration of silicon based semiconductor materials and InGaAs n-channel dual gate CMOS device, in order to improve the integration of heterogeneous CMOS devices, low power dissipation and double gate structure can realize the device threshold voltage, and the device easier to adjust.

【技术实现步骤摘要】

本专利技术涉及半导体
，尤其涉及一种硅基InGaAs沟道双栅COMS器件。
技术介绍
集成电路发展至今，已经可以在硅晶片上集成上亿个晶体管，单个器件的功耗和热效应已经成为制约集成电路发展的关键要素。在硅基半导体上集成CMOS器件已经成为当前的研究热点和技术前沿。但是，目前InGaAsCMOS器件面临的两大难题为：1)InGaAsCMOS器件与硅基的异构集成；2)集成后CMOS器件的功耗问题。为此需要改进InGaAsCMOS器件与硅基的异构集成方式，并实现器件的低功耗的性能。
技术实现思路
本专利技术提供的硅基InGaAs沟道双栅COMS器件，采用介质键合方法实现硅基半导体材料与InGaAs沟道双栅CMOS器件的集成，以提高CMOS器件的异构集成度，且双栅结构能够实现器件的低功耗工作，且器件的阈值电压调节更容易。第一方面，本专利技术提供一种硅基InGaAs沟道双栅COMS器件，包括硅衬底(1)、所述硅衬底(1)上的键合介质(2)和(3)以及由InGaAs沟道NMOS器件(4)、InGaAs沟道PMOS器件(5)和互连金属(6)构成的InGaAs沟道双栅CMOS器件，其中，所述键合介质(2)和(3)用于将所述InGaAs沟道双栅CMOS器件与所述硅衬底(1)进行键合，所述互连金属(6)用于连接所述InGaAs沟道NMOS器件(4)和所述InGaAs沟道PMOS器件(5)；所述InGaAs沟道NMOS器件(4)包括本征InGaAs沟道层(401)、位于本征InGaAs沟道层(401)两侧的顶部N型掺杂InGaP界面层(402)和底部P型掺杂InGaP界面层(403)、位于所述顶部N型掺杂InGaP界面层(402)上方的顶部N型掺杂的GaAs源漏欧姆接触帽层(404)、位于所述底部P型掺杂InGaP界面层(403)下方的底部P型掺杂的GaAs源漏欧姆接触帽层(405)、位于所述顶部N型掺杂的GaAs源漏欧姆接触帽层(404)上方的源漏金属层(406)、位于所述顶部N型掺杂InGaP界面层(402)上方的顶栅介质(407)、位于所述顶栅介质(407)上方的顶栅金属(408)、位于所述底部P型掺杂InGaP界面层(403)下方的底栅介质(407)以及位于所述底栅介质(409)下方的底栅金属(410)；所述InGaAs沟道PMOS器件(5)包括本征InGaAs沟道层(501)、位于本征InGaAs沟道层(501)两侧的顶部N型掺杂InGaP界面层(502)和底部P型掺杂InGaP界面层(503)、位于所述顶部N型掺杂InGaP界面层(502)上方的顶部N型掺杂的GaAs源漏欧姆接触帽层(504)、位于所述底部P型掺杂InGaP界面层(503)下方的底部P型掺杂的GaAs源漏欧姆接触帽层(505)、位于所述底部P型掺杂的GaAs源漏欧姆接触帽层(505)下方的源漏金属层(506)、位于所述顶部N型掺杂InGaP界面层(502)上方的顶栅介质(507)、位于所述顶栅介质(507)上方的顶栅金属(508)、位于所述底部P型掺杂InGaP界面层(503)下方的底栅介质(509)、位于所述底栅介质(509)下方的底栅金属(510)。本专利技术实施例提供的硅基InGaAs沟道双栅COMS器件，采用介质键合方法实现硅基半导体材料与InGaAs沟道双栅CMOS器件的集成，以提高CMOS器件的异构集成度，且双栅结构能够实现器件的低功耗工作，且器件的阈值电压调节更容易。附图说明图1为本专利技术一实施例硅基InGaAs沟道双栅COMS器件的结构示意图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术提供一种硅基InGaAs沟道双栅COMS器件，如图1所示，所述器件包括包括硅衬底1、所述硅衬底1上的键合介质2和3以及由InGaAs沟道NMOS器件4、InGaAs沟道PMOS器件5和互连金属6构成的InGaAs沟道双栅CMOS器件，其中，所述键合介质2和3用于将所述InGaAs沟道双栅CMOS器件与所述硅衬底1进行键合，所述互连金属6用于连接所述InGaAs沟道NMOS器件4和所述InGaAs沟道PMOS器件5；所述InGaAs沟道NMOS器件4包括本征InGaAs沟道层401、位于本征InGaAs沟道层401两侧的顶部N型掺杂InGaP界面层402和底部P型掺杂InGaP界面层403、位于所述顶部N型掺杂InGaP界面层402上方的顶部N型掺杂的GaAs源漏欧姆接触帽层404、位于所述底部P型掺杂InGaP界面层403下方的底部P型掺杂的GaAs源漏欧姆接触帽层405、位于所述顶部N型掺杂的GaAs源漏欧姆接触帽层404上方的源漏金属层406、位于所述顶部N型掺杂InGaP界面层402上方的顶栅介质407、位于所述顶栅介质407上方的顶栅金属408、位于所述底部P型掺杂InGaP界面层403下方的底栅介质407以及位于所述底栅介质409下方的底栅金属410；所述InGaAs沟道PMOS器件5包括本征InGaAs沟道层501、位于本征InGaAs沟道层501两侧的顶部N型掺杂InGaP界面层502和底部P型掺杂InGaP界面层503、位于所述顶部N型掺杂InGaP界面层502上方的顶部N型掺杂的GaAs源漏欧姆接触帽层504、位于所述底部P型掺杂InGaP界面层503下方的底部P型掺杂的GaAs源漏欧姆接触帽层505、位于所述底部P型掺杂的GaAs源漏欧姆接触帽层505下方的源漏金属层506、位于所述顶部N型掺杂InGaP界面层502上方的顶栅介质507、位于所述顶栅介质507上方的顶栅金属508、位于所述底部P型掺杂InGaP界面层503下方的底栅介质509、位于所述底栅介质509下方的底栅金属510。本专利技术实施例提供的硅基InGaAs沟道双栅COMS器件，采用介质键合方法实现硅基半导体材料与InGaAs沟道双栅CMOS器件的集成，以提高CMOS器件的异构集成度，且双栅结构能够实现器件的低功耗工作，且器件的阈值电压调节更容易。具体地，以化合物半导体作为沟道的双栅器件结构，使得该器件兼具高迁移率特性与良好的栅压控制特性，从而更容易实现器件的低功耗工作，且阈值电压调节更容易。可选地，所述本征InGaAs沟道层401和所述本征InGaAs沟道层501中InGaAs的In组分为0.25-0.4，所述本征InGaAs沟道层401和所述本征InGaAs沟道层501的厚度为7纳米。可选地，所述顶部N型掺杂InGaP界面层402和所述顶部N型掺杂InGaP界面层502中InGaAs的In组分为0.5，所述顶部N型掺杂InGaP界面层402和所述顶部N型掺杂InGaP界面层502的掺杂浓度为5×1017-1×1018cm-3，所述顶部N型掺杂InGaP界面层402和所述顶部N型掺杂InGaP界面层502的厚度为2纳米。可选地，所述底部P型掺杂InGaP界面层403和所述底部P型掺杂In本文档来自技高网...

【技术保护点】
一种硅基InGaAs沟道双栅COMS器件，其特征在于，包括硅衬底(1)、所述硅衬底(1)上的键合介质(2)和(3)以及由InGaAs沟道NMOS器件(4)、InGaAs沟道PMOS器件(5)和互连金属(6)构成的InGaAs沟道双栅CMOS器件，其中，所述键合介质(2)和(3)用于将所述InGaAs沟道双栅CMOS器件与所述硅衬底(1)进行键合，所述互连金属(6)用于连接所述InGaAs沟道NMOS器件(4)和所述InGaAs沟道PMOS器件(5)；所述InGaAs沟道NMOS器件(4)包括本征InGaAs沟道层(401)、位于本征InGaAs沟道层(401)两侧的顶部N型掺杂InGaP界面层(402)和底部P型掺杂InGaP界面层(403)、位于所述顶部N型掺杂InGaP界面层(402)上方的顶部N型掺杂的GaAs源漏欧姆接触帽层(404)、位于所述底部P型掺杂InGaP界面层(403)下方的底部P型掺杂的GaAs源漏欧姆接触帽层(405)、位于所述顶部N型掺杂的GaAs源漏欧姆接触帽层(404)上方的源漏金属层(406)、位于所述顶部N型掺杂InGaP界面层(402)上方的顶栅介质(407)、位于所述顶栅介质(407)上方的顶栅金属(408)、位于所述底部P型掺杂InGaP界面层(403)下方的底栅介质(407)以及位于所述底栅介质(409)下方的底栅金属(410)；所述InGaAs沟道PMOS器件(5)包括本征InGaAs沟道层(501)、位于本征InGaAs沟道层(501)两侧的顶部N型掺杂InGaP界面层(502)和底部P型掺杂InGaP界面层(503)、位于所述顶部N型掺杂InGaP界面层(502)上方的顶部N型掺杂的GaAs源漏欧姆接触帽层(504)、位于所述底部P型掺杂InGaP界面层(503)下方的底部P型掺杂的GaAs源漏欧姆接触帽层(505)、位于所述底部P型掺杂的GaAs源漏欧姆接触帽层(505)下方的源漏金属层(506)、位于所述顶部N型掺杂InGaP界面层(502)上方的顶栅介质(507)、位于所述顶栅介质(507)上方的顶栅金属(508)、位于所述底部P型掺杂InGaP界面层(503)下方的底栅介质(509)、位于所述底栅介质(509)下方的底栅金属(510)。...

【技术特征摘要】
1.一种硅基InGaAs沟道双栅COMS器件，其特征在于，包括硅衬底(1)、所述硅衬底(1)上的键合介质(2)和(3)以及由InGaAs沟道NMOS器件(4)、InGaAs沟道PMOS器件(5)和互连金属(6)构成的InGaAs沟道双栅CMOS器件，其中，所述键合介质(2)和(3)用于将所述InGaAs沟道双栅CMOS器件与所述硅衬底(1)进行键合，所述互连金属(6)用于连接所述InGaAs沟道NMOS器件(4)和所述InGaAs沟道PMOS器件(5)；所述InGaAs沟道NMOS器件(4)包括本征InGaAs沟道层(401)、位于本征InGaAs沟道层(401)两侧的顶部N型掺杂InGaP界面层(402)和底部P型掺杂InGaP界面层(403)、位于所述顶部N型掺杂InGaP界面层(402)上方的顶部N型掺杂的GaAs源漏欧姆接触帽层(404)、位于所述底部P型掺杂InGaP界面层(403)下方的底部P型掺杂的GaAs源漏欧姆接触帽层(405)、位于所述顶部N型掺杂的GaAs源漏欧姆接触帽层(404)上方的源漏金属层(406)、位于所述顶部N型掺杂InGaP界面层(402)上方的顶栅介质(407)、位于所述顶栅介质(407)上方的顶栅金属(408)、位于所述底部P型掺杂InGaP界面层(403)下方的底栅介质(407)以及位于所述底栅介质(409)下方的底栅金属(410)；所述InGaAs沟道PMOS器件(5)包括本征InGaAs沟道层(501)、位于本征InGaAs沟道层(501)两侧的顶部N型掺杂InGaP界面层(502)和底部P型掺杂InGaP界面层(503)、位于所述顶部N型掺杂InGaP界面层(502)上方的顶部N型掺杂的GaAs源漏欧姆接触帽层(504)、位于所述底部P型掺杂InGaP界面层(503)下方的底部P型掺杂的GaAs源漏欧姆接触帽层(505)、位于所述底部P型掺杂的GaAs源漏欧姆接触帽层(505)下方的源漏金属层(506)、位于所述顶部N型掺杂InGaP界面层(502)上方的顶栅介质(507)、位于所述顶栅介质(507)上方的顶栅金属(508)、位于所述底部P型掺杂InGaP界面层(503)下方的底栅介质(509)、位于所述底栅介质(509)下方的底栅金属(510)。2.根据权利要求1所述的器件，其特征在于，所述本征InGaAs沟道层(401)和所述本征InGaAs沟道层(501)中InGaAs的In组分为0.25-0.4，所述本征InGaAs沟道层(401)和所述本征InGaAs沟道层(501)的厚度为7纳米。3.根据权利要求1所述的器件，其...

【专利技术属性】
技术研发人员：常虎东，刘洪刚，夏庆贞，孙兵，王盛凯，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11