一种高耐压VDMOS器件制造技术

一种高耐压VDMOS器件，包括N型衬底、外延层、P体区、N+源区、源极金属、栅氧化层、和多晶硅层；N型衬底位于器件最底部，N型衬底设置有连接漏极的接口；外延层设于N型衬底的上部，外延层的厚度为28μm，外延层的电阻率为43.1034Ω·cm；P体区分别位于外延层上表面的下端；N+源区设于P体区与外延层的上表面之间；栅氧化层设于外延层的上表面；多晶硅层设于栅氧化层上部，多晶硅层设有连接栅极的接口；源极金属设于P体区的上部，源极金属设有连接源极的接口。本实用新型专利技术通过降低外延层的电阻率，外延层厚度、减小元胞尺寸等方法，从而达到减少工艺步骤和生产成本，满足设计要求。

A high voltage VDMOS device

A high voltage VDMOS devices, including N type substrate, epitaxial layer, P zone and N+ source region, the source of metal, a gate oxide layer, and a polysilicon layer; N type substrate located at the bottom of the device, the N substrate is provided with a connecting drain interface; the upper layer is arranged on the epitaxial N substrate, epitaxial the thickness of the layer is 28 m, the resistivity of epitaxial layer is 43.1034 - cm; P areas were located in the epitaxial layer on the surface of the lower end; between the N+ source area located at the P surface area and epitaxial layer; gate oxide layer is arranged on the upper surface of the epitaxial layer; the polysilicon layer is arranged on the upper part of the polysilicon gate oxide layer. The interface layer is provided with a connecting gate; the upper source metal P located in the body region, a source metal connecting the source interface. The utility model has the advantages of reducing the resistivity of the epitaxial layer, reducing the thickness of the epitaxial layer and reducing the size of the cell, so as to reduce the technological steps and the production cost, and meet the design requirements.

【技术实现步骤摘要】

本技术涉及半导体芯片领域，尤其涉及一种高耐压VDMOS器件。
技术介绍
VDMOS是垂直双扩散氧化物半导体场效应管，具有输入阻抗高、驱动功率低，优越的频率特性，开关速度快以及良好的热稳定性的特点，是第三代电力电子功率器件的代表。目前VDMOS的结构和工艺都比较复杂，存在着芯片面积比较大，单位芯片成本较高等缺点，从而限制了它的市场前景。
技术实现思路
本技术在于提出一种高耐压VDMOS器件，通过降低外延层的电阻率、外延层厚度、减小元胞尺寸等方法，从而达到减少工艺步骤和生产成本，同时满足设计要求。为达到此目的，本技术采用以下技术方案：一种高耐压VDMOS器件，其特征在于：包括N型衬底、外延层、P体区、N+源区、源极金属、栅氧化层、和多晶硅层；所述N型衬底位于所述器件最底部，所述N型衬底设置有连接漏极的接口；所述外延层设于所述N型衬底的上部，所述外延层的厚度为28μm，所述外延层的电阻率为43.1034Ω·cm；所述P体区分别位于所述外延层上表面的下端；所述N+源区设于所述P体区与所述外延层的上表面之间；所述栅氧化层设于所述外延层的上表面；所述多晶硅层设于所述栅氧化层上部，所述多晶硅层设有连接栅极的接口；所述源极金属设于所述P体区的上部，所述源极金属设有连接源极的接口。所述栅氧化层的材料为二氧化硅。所述P体区含有硼离子。所述N+源区含有砷离子。所述N型衬底、外延层、P体区、N+源区、源极金属、栅氧化层和多晶硅层构成一个元胞结构。所述元胞的长度为90μm，宽度为1μm，厚度为32μm，面积为90μm2。本技术通过降低外延层的电阻率，外延层厚度、减小元胞尺寸等方法，从而达到减少工艺步骤和生产成本，满足设计要求。附图说明图1为本技术实施例的VDMOS器件的结构图；图2为本技术实施例的仿真工艺得到的阈值电压示意图；图3为本技术实施例的击穿曲线仿真示意图；图4为本技术实施例的场板结构示意图；图5为本技术实施例的场限环结构示意图；其中：1为N型衬底；2为外延层；3为P体区；4为N+源区；5为多晶硅层；6为栅氧化层；7为源极金属。具体实施方式下面结合附图并通过具体实施例方式来进一步说明本技术的技术方案。如图1，一种高耐压VDMOS器件，包括N型衬底1、外延层2、P体区3、N+源区4、源极金属7、栅氧化层6、和多晶硅层5；所述N型衬底1位于所述器件最底部，所述N型衬底1设置有连接漏极的接口；所述外延层2设于所述N型衬底1的上部，所述外延层2的厚度为28μm，所述外延层2的电阻率为43.1034Ω·cm；所述P体区3分别位于所述外延层2上表面的下端；所述N+源区4设于所述P体区3与所述外延层2的上表面之间；所述栅氧化层6设于所述外延层2的上表面；所述多晶硅层5设于所述栅氧化层6上部，所述多晶硅层5设有连接栅极的接口；所述源极金属7设于P体区的上部，所述源极金属7设有连接源极的接口。VDOMS是从传统的MOS管演变而来，提高其耐压，可以应用于电力电子领域，它的基本结构如图1所示，本例中设计的VDMOS以用于手机适配器方面的器件，为了解决如何在保证产品的击穿电压下尽量减小芯片的面积问题，本例提出的方案为在满足源漏电压要求的前提下，尽量降低外延层电阻率和外延层厚度，减小外延层的电阻。击穿电压来是由外延层的电阻率来确定。外延层掺杂浓度NB越大，外延层的电阻率ρ越小，器件的击穿电压越小。由于N区的浓度小于P区的浓度PN-结的耗尽层主要向N-侧扩展，可以将PN-结近似为单边突变结，所以对于Si器件,理想情况下外延层掺杂浓度为：由于设计要求规定击穿电压BVDS＝400V，代入上述公式，可以得到外延层掺杂浓度NB＝8.0*1014cm-3。在实际的结构中，由于不可避免的边缘效应，PN结并不可能是理想的平板结，所以在设计中必须留出充分的裕量，因此设置外延层掺杂浓度NB＝1*1014cm-3。电阻率与掺杂浓度的关系：其中外延层掺杂浓度NB＝1*1014cm-3，电子迁移率μ＝1450cm2/(V·s)，电子电量q＝1.6*10-19C，因此可以得到电阻率ρ＝43.1034Ω·cm。外延层厚度的最小值由击穿电压决定。通常为了满足击穿电压的要求，外延层We厚度必须大于击穿电压时的耗尽层宽度Xpn，(Xpn即是外延层临界击穿时的耗尽层宽度)。对于高压器件，在击穿电压附近，PN结可用突变结耗尽层近似，因而主要考虑这个限制因素：实际上外延厚度不可能制作的十分精确，另外外延层厚度的最大值会受到串联电阻rcs的限制，增大外延层的厚度会使串联电阻rcs增加，增大导通电阻。由于本方案增加了场板和限制环来提高器件的耐压，因此外延层的厚度可以降低一些，故设定的外延层厚度为28μm。由于VDMOS本体和源区N+短路，源漏间的沟道穿通电压高，因此源漏间的耐压就取决于本体和漏区间PN结的击穿电压。但这种结构由于受PN结的曲率和Si-SiO2界面电荷的影响,芯片外围的终端结的电场强度高,而器件内部相邻P区水平方向的电场相互抵消，热氧化使表面区域杂质浓度升高使平面结的终端区电场强度远高于体内，因此击穿往往发生在边缘。为了提高耐压,就要降低终端结的电场强度，因此在芯片外围采用了场极板、电场限制环和终端扩展等。VDMOS的耐压和导通电阻就主要取决于外延层的浓度和厚度及终端结。PN结上的铝延伸超PN的结构，超出的部分就形成了场板。场板可以与欧姆接触电极相连形成接触式场板或独立覆盖在PN结终端的绝缘介质上而形成浮空场板。目前常用的是接触式的金属场板，其基本结构如图4所示。对于接触式场板，场板、绝缘层和半导体构成了MIS结构，当给P+N结加反偏电压时,场板上的电势相对于n型半导体为负,使场板、绝缘层和半导体衬底构成MIS结构处于耗尽状态。它与反偏的P+N结耗尽区连成一体,从而减小了PN结终端弯曲处的电场强度,达到了提高PN结击穿电压的目的。金属场板的制造工艺非常简单,它可以与器件的电极一起形成,而无需增加单独的工艺步骤,而且由于金属场板对介质层中电荷的吸引作用,使得采用这种终端技术的器件对界面电荷不是很敏感。场限环技术是功率器件中普遍采用的一种终端技术它包括P+扩散区、N+高掺杂衬底和N-漂移区。它的工艺非常简单,可以与主结扩散形成,无须增加任何工艺步骤,其基本结构如图5所示.主结与环结是同时形成的。使主结的横向各处的电压相等，通过在P+区上淀积大面积的铝。对于普通P+N结，结面弯曲的曲率半径越大，电场强度越小。当曲率半径小首先击穿，这样使平面结击穿电压降低。如果P+N结有浮场环，施加反向电压在主结表面和衬底之间，耗尽层形成在P+N结在反向偏置时，如果反偏电压的增大，耗尽层也跟着增大。当反偏电压到达一个固定值时，反向电压其中部分由环承担，这是因为耗尽层到达场环上，降低主结耗尽区的曲率半径，尽可能的减小了弯曲，提高了击穿电压。环结与主结距离较小,在对主结所加的反向电压V还低于雪崩击穿电压时,主结的空间电荷区已经扩展到了环结,于是发生穿通,环结的电位提高,如果进一步增加反压,空间电荷区将在环结附近展开,所增加的电压将由环结承担,这样环结就相当于一个分压器,也称之为分压环。主结与场限环的间距、结深、环的宽度以及环的个数都会影响到击穿电本文档来自技高网...

【技术保护点】
一种高耐压VDMOS器件，其特征在于：包括N型衬底、外延层、P体区、N+源区、源极金属、栅氧化层、和多晶硅层；所述N型衬底位于所述器件最底部，所述N型衬底设置有连接漏极的接口；所述外延层设于所述N型衬底的上部，所述外延层的厚度为28μm，所述外延层的电阻率为43.1034Ω·cm；所述P体区分别位于所述外延层上表面的下端；所述N+源区设于所述P体区与所述外延层的上表面之间；所述栅氧化层设于所述外延层的上表面；所述多晶硅层设于所述栅氧化层上部，所述多晶硅层设有连接栅极的接口；所述源极金属设于所述P体区的上部，所述源极金属设有连接源极的接口。

【技术特征摘要】
1.一种高耐压VDMOS器件，其特征在于：包括N型衬底、外延层、P体区、N+源区、源极金属、栅氧化层、和多晶硅层；所述N型衬底位于所述器件最底部，所述N型衬底设置有连接漏极的接口；所述外延层设于所述N型衬底的上部，所述外延层的厚度为28μm，所述外延层的电阻率为43.1034Ω·cm；所述P体区分别位于所述外延层上表面的下端；所述N+源区设于所述P体区与所述外延层的上表面之间；所述栅氧化层设于所述外延层的上表面；所述多晶硅层设于所述栅氧化层上部，所述多晶硅层设有连接栅极的接口；所述源极金属设于所述P体区的上部，所述源极金属设有连接源极的接口...

【专利技术属性】
技术研发人员：姚剑锋，王自鑫，郭建平，邱晓辉，张顺，张国光，严向阳，
申请(专利权)人：佛山市蓝箭电子股份有限公司，
类型：新型
国别省市：广东;44