具有通过夹层延伸的接触结构的半导体器件及其制造方法技术

公开了一种具有通过夹层延伸的接触结构的半导体器件及其制造方法。在半导体层(100a)的主表面(101a)上形成层堆叠(600)，其中层堆叠(600)包括介电覆盖层(210a)和在覆盖层(210a)与半导体层(100a)之间的金属层(310a)。去除层堆叠(600)的第二部分(620)以在剩余的第一部分(610)之间形成间隙(611)。在间隙(611)中形成第二介电材料的调整结构(220)。形成覆盖辅助结构(220)和第一部分(610)的第一介电材料或第三介电材料的夹层(230)。形成通过夹层(230)和覆盖层(210a)延伸至金属结构(311，321)的接触沟槽(301)，金属结构(311，321)由第一部分(610)中的金属层(310a)的剩余部分形成，其中覆盖层(210a)相对调整结构(220)被选择性地蚀刻。

【技术实现步骤摘要】

本申请涉及半导体器件例如功率半导体开关以及制造半导体器件的方法。
技术介绍
在IGFET(绝缘栅场效应晶体管)中，施加于栅电极的栅极电压控制少数载流子在毗连的通道部分的分布，其中在IGFET的导通态中，少数载流子的反转层形成导电通道，通过导电通道负载电流在源区与漏区之间流动。跨平行布置的多个晶体管单元分配晶体管功能增加了总通道宽度。例如，曝光波长为193nm的光刻工艺允许100nm的中心距，并且在相邻的条形晶体管单元之间更少。对于具有从相同侧接触的源区和漏区的晶体管单元，增加晶体管单元的总体密度涉及缩短漏区与和源区的接触之间以及源区与和漏区的接触之间的横向距离。需要提高制造半导体器件的产量与可靠性之间的平衡。
技术实现思路
该目的由独立权利要求的半导体器件和制造半导体器件的方法来实现。从属权利要求限定了另外的实施方式。根据一个实施方式，制造半导体器件的方法包括在半导体层的主表面上形成层堆叠。层堆叠包括介电覆盖层和在覆盖层与半导体层之间的金属层。去除层堆叠的第二部分以在层堆叠的剩余的第一部分之间形成间隙。在间隙中形成第二介电材料的调整结构。形成覆盖调整结构和层堆叠的第一部分的第一介电材料或第三介电材料的夹层。形成通过夹层和覆盖层延伸至金属结构的接触沟槽，金属结构由在层堆叠的第一部分中的金属层的剩余部分形成，其中覆盖层相对辅助结构被选择性地蚀刻。根据另一实施方式，半导体器件包括在半导体部分的第一表面上的分离的分层堆叠。每个分层堆叠包括第一介电材料的盖和在盖与半导体部分之间的金属结构。第二介电材料的辅助结构在相邻的分层堆叠之间。第一介电材料或第三介电材料的夹层覆盖分层堆叠和辅助结构。接触结构通过夹层和盖延伸至分层堆叠中的金属结构，其中在相邻的辅助结构之间接触结构包括通过盖延伸的第一部分。本领域的技术人员在阅读下面详细的描述和查看附图时将认识到另外的特征和优点。附图说明附图被包括以提供对本专利技术的进一步理解，并且并入本文中且构成本文的一部分。附图示出了本专利技术的实施方式并且与说明书一起用于解释本专利技术的原理。由于参照下面的详细描述本专利技术的其他实施方式和预期的优点变得更好理解，因此将容易地认识到本专利技术的其他实施方式和预期的优点。图1A是用于说明根据一个实施方式制造使用在层堆叠中的间隙中形成的辅助结构的半导体器件的方法，在形成第一掩模之后的半导体衬底的一部分的示意性竖直剖视图。图1B是在层堆叠中形成间隙之后的图1A的半导体衬底部分的示意性竖直剖视图。图1C是在间隙中形成辅助结构之后的图1B的半导体衬底部分的示意性竖直剖视图。图1D是在覆盖辅助结构和层堆叠的第一部分的夹层上形成第二掩模之后的图1C的半导体衬底部分的示意性竖直剖视图。图1E是在形成通过夹层延伸至层堆叠的第一部分中的金属结构的接触沟槽之后的图1D的半导体衬底部分的示意性竖直剖视图。图1F是在接触沟槽中形成接触结构之后的图1E的半导体衬底部分的示意性竖直剖视图。图1G是根据一个实施方式的图1F的半导体衬底部分的示意性俯视图。图2是根据没有辅助结构和覆盖层的参考示例的用于讨论对理解实施方式有用的背景的半导体器件的一部分的示意性竖直剖视图。图3A是用于说明制造具有辅助结构和低介电常数层的半导体器件的方法，在层堆叠的第一部分之间形成间隙之后的半导体衬底的一部分的示意性剖视图。图3B是在形成低介电常数层之后的图3A的半导体衬底部分的示意性水平剖视图。图3C是在形成辅助结构和夹层之后的图3B的半导体衬底部分的示意性水平剖视图。图3D是在形成通过夹层延伸至层堆叠的第一部分中的金属结构的接触沟槽之后的图3C的半导体衬底部分的示意性水平剖视图。图4A是用于说明制造具有基于保形辅助层的辅助结构的半导体器件的方法，在层堆叠的第一部分之间形成间隙之后的半导体衬底的一部分的示意性剖视图。图4B是在形成辅助层之后的图4A的半导体衬底部分的示意性剖视图。图4C是在形成填充间隙中的沉积辅助层之后的剩余空间的夹层之后的图4B的半导体衬底部分的示意性剖视图。图4D在形成通过夹层延伸至层堆叠的第一部分中的金属结构的接触沟槽之后的图4C的半导体衬底部分的示意性剖视图。图5是根据一个实施方式的半导体器件的一部分的示意性剖视图，其包括具有并排布置的源区和漏区的晶体管单元以及分离的辅助结构。图6是根据一个实施方式的半导体器件的一部分的示意性剖视图，其包括具有并排布置的源区和漏区的晶体管单元以及在辅助结构与包括金属结构的分层堆叠之间的低介电常数层。图7是根据一个实施方式的半导体器件的一部分的示意性剖视图，其包括具有并排布置的源区和漏区的晶体管单元以及基于保形辅助层的辅助结构。具体实施方式在下面的详细描述中，参照构成本文的一部分并且通过示例的方式示出了本专利技术可以被实践的具体的实施方式的附图。要理解的是在不背离本专利技术的范围的情况下，可以利用其它的实施方式并且可以进行结构的或逻辑的改变。例如，针对一个实施方式所示出的或所描述的特征可以用在其它实施方式上或结合其它实施方式使用，以获得另外的实施方式。本专利技术旨在包括这样的修改和变型。使用特定的语言描述示例，但这不应该被理解为限制所附的权利要求的范围。附图未按照比例绘制，而是仅仅出于说明的目的。为了清楚起见，如果没有另外的说明，在不同附图中的相同元件已经由对应的附图标记指代。术语“具有”、“包含”、“包括”等是开放式的，并且所述术语表示所说明的结构、元件或特征的存在性，但不排除另外的元件或特征。冠词“一个”和“所述”旨在包括复数以及单数，除非上下文中以另外的方式明确表示。术语“电连接”描述了电连接元件之间的永久的低欧姆连接，例如有关元件之间的直接接触或经由金属和/或高掺杂半导体的低欧姆连接。术语“电耦合”包括：可以在电耦合元件之间设置适合用于传送信号的一个或更多个中间元件，例如可以控制在第一状态下暂时提供低欧姆连接并且在第二状态下提供高欧姆电退耦的元件。附图通过紧挨掺杂类型“n”或“p”指出“－”或“+”示出了相对掺杂浓度。例如，“n－”表示低于“n”型掺杂区域的掺杂浓度的掺杂浓度，而与“n”型掺杂区域相比，“n+”型掺杂区域具有更高的掺杂浓度。相同的相对掺杂浓度的掺杂区域不必需具有相同的绝对掺杂浓度。例如，两个不同的“n”型掺杂区域可以具有相同的或者不同的绝对掺杂浓度。图1A至图1G涉及一种制造半导体器件的方法，其中在金属结构之间的辅助结构横向地限制了使金属结构暴露的接触沟槽。图1A示出了半导体衬底500a，其包括半导体材料的半导体层100a。半导体衬底500a可以是从其获得多个完全相同的半导体管芯的半导体晶片。作为示例，半导体材料可以是晶体硅(Si)、碳化硅(SiC)、锗(Ge)、硅锗晶体(SiGe)、氮化镓(GaN)、砷化镓(GaAs)或任何其它AIIIBV半导体。半导体层100a的平坦的主表面101a的垂线限定了竖直方向。与竖直方向正交的方向是水平方向。在半导体层100a中形成有第一导电结构110和第二导电结构120，第一导电结构110和第二导电结构120可以是或者包括重掺杂的单晶或多晶半导体部分或者包括金属或导电金属化合物的结构。金属层310a沉积在主表面101a上方，并且在金属层310a上方形成有介电覆盖层210a。第一掩模层可以沉积在至少包本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，所述方法包括：在半导体部分(100)中形成晶体管单元(TC)；在半导体层(100a)的主表面(101a)上形成层堆叠(600)，其中所述层堆叠(600)包括介电覆盖层(210a)和在所述覆盖层(210a)与所述半导体层(100a)之间的金属层(310a)；去除所述层堆叠(600)的第二部分(620)以在所述层堆叠(600)的剩余的第一部分(610)之间形成间隙(611)，其中从所述金属层(310a)形成直接毗连至所述晶体管单元(TC)的源构造(110)的第一金属结构(311)以及直接毗连至所述晶体管单元(TC)的漏构造(120)的第二金属结构(321)；在所述间隙(611)中形成第二介电材料的辅助结构(220)；形成第一介电材料或第三介电材料的夹层(230)，其中所述夹层(230)覆盖所述辅助结构(220)和所述第一部分(610)；以及形成通过所述夹层(230)和所述覆盖层(210a)延伸至所述第一金属结构(311)和第二金属结构(321)的接触沟槽(301)，所述第一金属结构(311)和第二金属结构(321)由所述层堆叠(600)的所述第一部分(610)中的所述金属层(310a)的剩余部分形成，其中所述覆盖层(210a)相对所述辅助结构(220)被选择性地蚀刻。...

【技术特征摘要】
2015.08.28 DE 102015114405.01.一种制造半导体器件的方法，所述方法包括：在半导体部分(100)中形成晶体管单元(TC)；在半导体层(100a)的主表面(101a)上形成层堆叠(600)，其中所述层堆叠(600)包括介电覆盖层(210a)和在所述覆盖层(210a)与所述半导体层(100a)之间的金属层(310a)；去除所述层堆叠(600)的第二部分(620)以在所述层堆叠(600)的剩余的第一部分(610)之间形成间隙(611)，其中从所述金属层(310a)形成直接毗连至所述晶体管单元(TC)的源构造(110)的第一金属结构(311)以及直接毗连至所述晶体管单元(TC)的漏构造(120)的第二金属结构(321)；在所述间隙(611)中形成第二介电材料的辅助结构(220)；形成第一介电材料或第三介电材料的夹层(230)，其中所述夹层(230)覆盖所述辅助结构(220)和所述第一部分(610)；以及形成通过所述夹层(230)和所述覆盖层(210a)延伸至所述第一金属结构(311)和第二金属结构(321)的接触沟槽(301)，所述第一金属结构(311)和第二金属结构(321)由所述层堆叠(600)的所述第一部分(610)中的所述金属层(310a)的剩余部分形成，其中所述覆盖层(210a)相对所述辅助结构(220)被选择性地蚀刻。2.根据权利要求1所述的方法，其中形成所述接触沟槽(301)包括所述夹层(230)相对所述辅助结构(220)被选择性地蚀刻。3.根据权利要求1至2中的任何一项所述的方法，还包括：在形成所述辅助结构(220)之前，沉积与所述第二介电材料相比具有更低介电常数的材料的低介电常数层(221)，其中所述低介电常数层(221)的厚度低于所述层堆叠(600)中的所述间隙(611)的宽度的一半。4.根据权利要求3所述的方法，其中形成所述辅助结构(220)包括在所述低介电常数层(221)上直接沉积所述第二介电材料，其中所述沉积的第二介电材料的第一部分形成所述辅助结构(220)，并且所述沉积的第二介电材料的第二部分在所述层堆叠(600)的所述第一部分(610)和所述辅助结构(220)的上方形成不连续的蚀刻终止层(222)。5.根据权利要求1至2中的任何一项所述的方法，其中所述沉积的第二介电材料被直接沉积在所述层堆叠(600)的所述第一部分(610)上。6.根据权利要求1至2中的任何一项所述的方法，其中所述第二介电材料被沉积为保形辅助层(225)，所述保形层的厚度低于所述层堆叠(600)中的所述间隙(611)的宽度的一半，并且所述辅助层(225)的在所述间隙(611)中的部分形成所述辅助结构(220)。7.根据权利要求6所述的方法，其中所述夹层(230)填充由所述保形层(225)填充...

【专利技术属性】
技术研发人员：斯特凡·特根，马丁·巴特尔斯，托马斯·贝特拉姆斯，马尔科·莱姆克，罗尔夫·魏斯，
申请(专利权)人：英飞凌科技德累斯顿有限公司，
类型：发明
国别省市：德国;DE