具有用于应力和带隙调节的可变包覆层/芯尺寸的晶体管结构制造技术

一种装置，包括设置在衬底上且限定沟道区的异质结构，该异质结构包括具有小于衬底材料带隙的第一带隙的第一材料和具有大于第一带隙的第二带隙的第二材料；和在沟道区上的栅极叠置体，其中第二材料被设置在第一材料和栅极叠置体之间。该方法包括在衬底上形成具有第一带隙的第一材料；在第一材料上形成具有大于第一带隙的第二带隙的第二材料；和在第二材料上形成栅极叠置体。

【技术实现步骤摘要】
【国外来华专利技术】
包括非平面半导体器件的半导体器件具有低带隙包覆层的沟道区。
技术介绍
在近几十年，集成电路中特征的缩放已经成为不断发展的半导体工业背后的驱动力。尺寸越来越小的特征能在有限的半导体芯片占有面积上实现增加的功能单元密度。例如，缩小晶体管尺寸允许在芯片上结合增加数量的存储器件，适合以增加的容量制造产品。但是，对于日益增加的容量的驱动并非没有问题。优化每一器件性能的必要性日益明显。由于低有效质量连同降低的杂质散射的，导致由III-V族化合物半导体材料体系形成的半导体器件在晶体管沟道中提供非常高的载流子迁移率。第III族和第V族指的是元素周期表13-15族(先于III-V族)中的半导体材料元素位置。这种器件提供高驱动电流性能和有希望用于未来的低功率、高速度逻辑应用中。为了集成这种材料在硅衬底上，通常将相对较宽带隙材料的缓冲层引入到硅和III-V族化合物沟道材料之间以将载流子限制在沟道材料中并在缓冲层中实现短沟道效应。附图说明图1示出了三维晶体管结构的一个实施例的顶视透视图。图2示出了穿过线2-2’的图1结构的截面侧视图。图3示出了穿过线3-3’的图1结构的截面图。图4是包括虚设栅极和包围栅极的间隔体层的绝缘结构(纳米带)上一部分半导体的截面图。图5示出了图4的在去除虚设栅极之后的结构。图6示出了图5的在去除包围虚设栅极的间隔体层中的一个之后的结构。图7示出了图6的在减薄纳米带沟道区之后的结构。图8示出了图7的在沟道区中纳米带上引入包覆材料之后的结构。图9示出了图8在沟道区上引入栅极叠置体之后的结构。图10示出了图9的在从指定结区(源极区/漏极区)中的下部绝缘体或电介质层释放纳米带之后的结构。图11示出了图10的在将包覆材料引入到结区中的纳米带并且形成源极区和漏极区之后的结构。图12示出了图11的在引入与源极区和漏极区的触点之后的结构。图13说明了根据一种实施方式的计算装置。具体实施方式描述了一种具有用于应力和带隙调节的可变包覆层和芯尺寸的半导体器件。在一个实施例中，描述在沟道中具有第一包覆层/芯尺寸和在结区(例如源极区和漏极区)中具有不同的第二包覆层/芯尺寸的晶体管器件。通过改变包覆层/芯尺寸，提供路径以实现沟道中的高迁移率以及结区中的低接触电阻。改变包覆层/芯尺寸的一种方式是改变包覆材料相对芯部材料的比率(例如，改变体积比)。改变包覆材料和芯部材料的比率调节材料之间的应力传输。在一个实施例中，改变芯部材料截面宽度的方式是，使得与沟道中相比，作为晶体管导电层的包覆材料在结区(源极区和漏极区)具有增加的应力。包覆层中的高应力将引起带隙变窄且由此降低结区和相关接触金属之间的接触势垒。所述技术能在硅上直接集成高迁移率半导体材料诸如锗(Ge)和III-V族化合物半导体材料，并利用由于应力引起的带隙变窄以降低器件外部阻抗。半导体器件包括结合了栅极、沟道区和结区(源极区和漏极区)的器件。在一个实施例中，半导体器件是这样一种器件，诸如但不限于金属氧化物半导体场效应晶体管(MOSFET)或者微电机械系统(MEMS)器件。在一个实施例中，半导体器件是三维MOSFET且是隔离器件或者是多个嵌套器件中的一个器件。如对于集成电路将理解的，N-和P-沟道晶体管都可被制造在单个衬底上以形成互补金属氧化物半导体(CMOS)集成电路。而且，可制造其他互连以集成这种器件到集成电路中。图1示出了三维晶体管结构的一个实施例的顶面透视图。在图1中，晶体管结构结合了在纳米带芯上的包覆层。将理解，所述的技术和改进不仅可应用到纳米带或纳米结构芯器件中，还可应用到其他器件，包括但不限于三栅晶体管器件。参考图1，结构100包括衬底102。衬底102可由适合于半导体器件制造的材料构成。在一个实施例中，衬底102是由单晶材料构成的体衬底，该单晶材料包括但不限于硅、锗、硅锗或者III-V族化合物半导体材料。在图1中所示实施例中，绝缘体层103被设置在衬底102上。绝缘体层103例如是可包括但不限于二氧化硅、氮化硅或氧氮化硅的材料。设置在绝缘体层103上的是纳米带104。纳米带104是异质结构，包括芯部材料105和包覆材料106。在一个实施例中，芯部材料105是单晶半导体材料诸如硅和包覆材料106是具有比芯部材料105低的带隙的半导体材料。用于包覆材料106的代表性实例材料包括锗或者III-V族化合物半导体材料。纳米带104限定了具有沟道108和形成在沟道108相对侧上的源极区和漏极区114/116的三维体。上覆的沟道108是包括栅极电极124和栅极电介质120的栅极叠置体118。间隔体140被例示为位于栅极叠置体118的相对侧上。在一个实施例中，栅极叠置体118完全包围沟道区108。在这个实施例中，包覆材料106可完全包围芯部材料105。在另一个实施例中，栅极叠置体118仅部分包围沟道区108和包覆材料106也仅部分包围芯部材料105。在一个实施例中，栅极叠置体118的栅极电极124由金属栅构成，并且栅极电介质120由具有介电常数大于二氧化硅介电常数的材料(高k材料)构成。用于栅极电介质120的代表性材料包括但不限于氧化铪、氧氮化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌、或者其组合物。用于栅极电极124的代表性材料包括但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钻、镍和导电金属氧化物。图2示出了穿过线2-2’的结构100的截面侧视图。具体地，图2示出了纳米带104。在该图中，省略了栅极叠置体118，间隔体140也省略了。图3示出了穿过图1的线3-3’的图1的结构的截面图。图3说明了省略了栅极叠置体118和间隔体140的纳米带104的顶视图。如图2和图3中所示，沟道108的体积小于源极区和漏极区114/116的体积。希望减少体积的沟道以改善包覆层与芯部之间的应力传输。减少体积的沟道也有利于器件静电控制。在一个实施例中，根据对于每个区所需的应力传输需求单独设置沟道的尺寸(例如体积)以及源极区和漏极区的尺寸。在一个实施例中，在纳米带104中包覆材料106与芯部材料105之间的应力的量在源极区和漏极区114/116与沟道区108之间改变。在沟道区中，在一个实施例中，希望高迁移率。在沟道区108本文档来自技高网...

【技术保护点】
一种半导体设备，包括：设置在衬底上并限定沟道区的异质结构，所述异质结构包括具有第一带隙的第一材料和具有第二带隙的第二材料，所述第一带隙小于所述衬底的材料的带隙，所述第二带隙大于所述第一带隙；和位于所述沟道区上的栅极叠置体，所述栅极叠置体包括电介质材料和位于所述电介质材料上的栅极电极，其中，所述第二材料设置在第一III‑V族材料与所述栅极叠置体之间。

【技术特征摘要】
【国外来华专利技术】1.一种半导体设备，包括：
设置在衬底上并限定沟道区的异质结构，所述异质结构包括具有第一
带隙的第一材料和具有第二带隙的第二材料，所述第一带隙小于所述衬底
的材料的带隙，所述第二带隙大于所述第一带隙；和
位于所述沟道区上的栅极叠置体，所述栅极叠置体包括电介质材料和
位于所述电介质材料上的栅极电极，
其中，所述第二材料设置在第一III-V族材料与所述栅极叠置体之间。
2.如权利要求1所述的设备，其中，所述第一材料包括二元III-V族半
导体材料。
3.如权利要求2所述的设备，其中，所述第一材料包括InAs。
4.如权利要求1所述的设备，其中，所述第二材料是三元III-V族半导
体材料。
5.如权利要求1所述的设备，其中，所述第一材料与所述第二材料之间
的过渡是渐变的。
6.如权利要求1所述的设备，其中，所述第一材料与所述第二材料之间
的过渡是阶梯式的。
7.如权利要求1所述的设备，其中，所述衬底包括半导体材料和位于所
述半导体材料上的绝缘体层。
8.一种制造半导体设备的方法，包括：
在衬底上形成具有第一带隙的第一材料，所述第一带隙小于所述衬底
的材料的带隙；
在第一二元III-V族材料上形成具有第二带隙的第二III-V族材料，所
述第二带隙大于所述第一带隙；以及
在所述第二III-V族材料上形成栅极叠置体。
9.如权利要求8所述的方法，其中，所述第一III-V族材料包括二元III-V
族材料。
10.如权利要求9所述的方法，其中，...

【专利技术属性】
技术研发人员：W·拉赫马迪，V·H·勒，R·皮拉里塞泰，M·拉多萨夫列维奇，G·杜威，N·慕克吉，J·T·卡瓦列罗斯，R·S·周，B·舒金，R·科特利尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US