一种动态比较器制造技术

本发明专利技术属于抗辐射电路技术领域，公开了一种动态比较器，包括：预存放大器电路，用于执行比较操作并锁存输出比较结果；锁存转换电路，与所述预存放大器电路相连，接收所述比较结果，消除单粒子翻转以及单粒子瞬态脉冲，并输出稳定的比较结果；输出锁存电路，与所述锁存转换电路相连，接收所述稳定的比较结果，并锁存输出。本发明专利技术提供了一种抗单粒子翻转和瞬态脉冲性能有益的动态比较器。

【技术实现步骤摘要】

本专利技术涉及抗辐射电路
，特别涉及一种动态比较器。
技术介绍
空间辐射环境中充斥着大量的高能粒子，它们对半导体器件造成复杂的影响，其中影响较为显著的是单粒子翻转SEU与单粒子瞬态脉冲SET。当单粒子入射MOST时，电离电荷漂移、扩散以及寄生双极效应导致漏端短时间内收集到大量电荷，产生瞬态电流脉冲，即SET，向后端电路传播并造成一定影响。这种短脉冲如果致使电路逻辑发生反转则称为单粒子翻转，即SEU。比较器是模拟集成电路的重要单元，特别是模数转换器ADC中的关键单元。其性能对整个ADC的速度、精度和功耗都有着至关重要的影响。动态比较器以其速度快、功耗低、面积小而得到广泛运用。高能粒子入射动态比较器电路会导致单粒子翻转与单粒子瞬态现象，使后端电路接收错误或不稳定的信号，从而造成电路异常。为了确保电路正常工作，目前的加固方式往往利用电荷共享方式，使多个MOST同时产生漏电流，再利用差分电路高公模抑制比的特性消除这些漏电流，例如：差分电荷消除技术DCC与双通路加固技术DualPathRHBDTechnique。但是加固效果与电压抖动抑制效果并不理想，从而导致抗单粒子翻转与单粒子瞬态脉冲的性能较差；还会由加固结构本身带来电路结构复杂，功耗大等问题。
技术实现思路
本专利技术提供一种动态比较器，解决了现有技术中比较器抗单粒子翻转与单粒子瞬态脉冲的性能差的技术问题。为解决上述技术问题，本专利技术提供了一种动态比较器，包括：预存放大器电路，用于执行比较操作并锁存输出比较结果；锁存转换电路，与所述预存放大器电路相连，接收所述比较结果，消除单粒子翻转以及单粒子瞬态脉冲，并输出稳定的比较结果；输出锁存电路，与所述锁存转换电路相连，接收所述稳定的比较结果，并锁存输出；其中，所述锁存转换电路包括，带使能控制的：第一使能控制反相器、第二使能控制反相器、第三使能控制反相器、第四使能控制反相器，不带使能控制的：第一非使能控制反相器、第二非使能控制反相器、第三非使能控制反相器以及第四非使能控制反相器；所述预存放大器输出比较结果信号逻辑A以及其反向信号逻辑A’；A’为A的逻辑非；所述第一非使能反相器的输入端连接比较结果信号逻辑A，并输出控制信号net21b；所述第三非使能反相器的输入端连接比较结果信号逻辑A并输出控制信号net23b；所述第二非使能反相器的输入端连接反向信号逻辑A’，并输出控制信号net22b，所述第四非使能反相器的输入端连接反向信号逻辑A’，并输出控制信号net24b；所述第一使能控制反相器的输入端连接所述比较结果信号逻辑A，控制端连接控制信号net22b和net24b，输出端net25连接所述输出锁存电路；所述第三使能控制反相器的输入端连接所述比较结果信号逻辑A，控制端连接控制信号net22b和net24b，输出端net27连接所述输出锁存电路；所述第二使能控制反相器的输入端连接所述反向信号逻辑A’，控制端连接控制信号net21b和net23b，输出端net26连接所述输出锁存电路；所述第四使能控制反相器的输入端连接所述反向信号逻辑A’，控制端连接控制信号net21b和net23b，输出端net28连接所述输出锁存电路。进一步地，所述第一使能控制反相器包括：PMOS管M35和M36，NMOS管M37和M38；所述M35的源极连接VDD，漏极连接所述M36的源极，栅极连接所述比较结果信号逻辑A；所述M36的漏极连接所述M37的漏极以及输出节点net25，栅极连接所述比较结果信号逻辑A；所述M37的源极连接所述M38的漏极，栅极连接所述控制信号net22b；所述M38的源极接地，栅极连接所述控制信号net24b。进一步地，所述第三使能控制反相器包括：PMOS管M27和M28，NMOS管M29和M30；所述M27的源极连接VDD，漏极连接所述M28的源极，栅极连接所述比较结果信号逻辑A；所述M28的漏极连接所述M29的漏极以及输出节点net27，栅极连接所述比较结果信号逻辑A；所述M29的源极连接所述M30的漏极，栅极连接所述控制信号net22b；所述M30的源极接地，栅极连接所述控制信号net24b。进一步地，所述第二使能控制反相器包括：PMOS管M39和M40，NMOS管M41和M42；所述M39的源极连接VDD，漏极连接所述M40的源极，栅极连接所述反向信号逻辑A’；所述M40的漏极连接所述M41的漏极以及输出节点net26，栅极连接所述反向信号逻辑A’；所述M41的源极连接所述M42的漏极，栅极连接所述控制信号net23b；所述M42的源极接地，栅极连接所述控制信号net21b。进一步地，所述第四使能控制反相器包括：PMOS管M31和M32，NMOS管M33和M34；所述M31的源极连接VDD，漏极连接所述M32的源极，栅极连接所述反向信号逻辑A’；所述M32的漏极连接所述M33的漏极以及输出节点net28，栅极连接所述反向信号逻辑A’；所述M33的源极连接所述M34的漏极，栅极连接所述控制信号net23b；所述M34的源极接地，栅极连接所述控制信号net21b。进一步地，所述第一非使能控制反相器包括：PMOS管M43，NMOS管M44；所述M43与所述M44的栅极相连并连接所述比较结果信号逻辑A，漏极相连并与所述控制信号net21b相连；所述M43的源极连接VDD，所述M44的源极接地；所述第二非使能控制反相器包括：PMOS管M45，NMOS管M46；所述M45与所述M46的栅极相连并连接所述反向信号逻辑A’，漏极相连并与所述控制信号net22b相连；所述M45的源极连接VDD，所述M46的源极接地；所述第三非使能控制反相器包括：PMOS管M47，NMOS管M48；所述M47与所述M48的栅极相连并连接所述比较结果信号逻辑A，漏极相连并与所述控制信号net23b相连；所述M47的源极连接VDD，所述M48的源极接地；所述第四非使能控制反相器包括：PMOS管M49，NMOS管M50；所述M49与所述M50的栅极相连并连接所述反向信号逻辑A’，漏极相连并与所述控制信号net24b相连；所述M49的源极连接VDD，所述M50的源极接地。进一步地，所述预存放大器电路包括：第一放大比较电路；所述第一放大比较电路包括：PMOS管M1、M2、M3及M4，NMOS管M5、M6、M7、M8及M9；所述M1、M2、M3及M4的源极连接VDD，所述M1、M4及M9的栅极连接控制信号CK，所述M7的栅极连接比较信号V1，所述M8的栅极连接比较信号V2，所述M2的栅极为输出节点net14输出比较结果信号逻辑A，所述M3的栅极为输出节点net13输出所述反向信号逻辑A’；所述M1、M2以及M5的漏极与所述M6的栅极相连，所述M3、M4以及M6的漏极与所述M5的栅极相连；所述M5的源极与所述M7的漏极相连，所述M6的源极与所述M8的漏极相连；所述M7以及所述M8的源极与所述M9的漏极相连；所述M9的源极接地。进一步地，所述预存放大器电路还包括：第二放大比较电路；所述第二放大比较电路包括：PMOS管M10、M11、M12及M13，NMOS管M14、M15、M16、M17及M18；所述M10、M11、M12及M13的源极连接VDD，所述M1本文档来自技高网...

【技术保护点】
一种动态比较器，其特征在于，包括：预存放大器电路，用于执行比较操作并锁存输出比较结果；锁存转换电路，与所述预存放大器电路相连，接收所述比较结果，消除单粒子翻转以及单粒子瞬态脉冲，并输出稳定的比较结果；输出锁存电路，与所述锁存转换电路相连，接收所述稳定的比较结果，并锁存输出；其中，所述锁存转换电路包括，带使能控制的：第一使能控制反相器、第二使能控制反相器、第三使能控制反相器、第四使能控制反相器，不带使能控制的：第一非使能控制反相器、第二非使能控制反相器、第三非使能控制反相器以及第四非使能控制反相器；所述预存放大器电路输出比较结果信号逻辑A以及其反向信号逻辑A’；A’为A的逻辑非；所述第一非使能反相器的输入端连接比较结果信号逻辑A，并输出控制信号net21b；所述第三非使能反相器的输入端连接比较结果信号逻辑A并输出控制信号net23b；所述第二非使能反相器的输入端连接反向信号逻辑A’，并输出控制信号net22b，所述第四非使能反相器的输入端连接反向信号逻辑A’，并输出控制信号net24b；所述第一使能控制反相器的输入端连接所述比较结果信号逻辑A，控制端连接控制信号net22b和net24b，输出端net25连接所述输出锁存电路；所述第三使能控制反相器的输入端连接所述比较结果信号逻辑A，控制端连接控制信号net22b和net24b，输出端net27连接所述输出锁存电路；所述第二使能控制反相器的输入端连接所述反向信号逻辑A’，控制端连接控制信号net21b和net23b，输出端net26连接所述输出锁存电路；所述第四使能控制反相器的输入端连接所述反向信号逻辑A’，控制端连接控制信号net21b和net23b，输出端net28连接所述输出锁存电路。...

【技术特征摘要】
1.一种动态比较器，其特征在于，包括：预存放大器电路，用于执行比较操作并锁存输出比较结果；锁存转换电路，与所述预存放大器电路相连，接收所述比较结果，消除单粒子翻转以及单粒子瞬态脉冲，并输出稳定的比较结果；输出锁存电路，与所述锁存转换电路相连，接收所述稳定的比较结果，并锁存输出；其中，所述锁存转换电路包括，带使能控制的：第一使能控制反相器、第二使能控制反相器、第三使能控制反相器、第四使能控制反相器，不带使能控制的：第一非使能控制反相器、第二非使能控制反相器、第三非使能控制反相器以及第四非使能控制反相器；所述预存放大器电路输出比较结果信号逻辑A以及其反向信号逻辑A’；A’为A的逻辑非；所述第一非使能反相器的输入端连接比较结果信号逻辑A，并输出控制信号net21b；所述第三非使能反相器的输入端连接比较结果信号逻辑A并输出控制信号net23b；所述第二非使能反相器的输入端连接反向信号逻辑A’，并输出控制信号net22b，所述第四非使能反相器的输入端连接反向信号逻辑A’，并输出控制信号net24b；所述第一使能控制反相器的输入端连接所述比较结果信号逻辑A，控制端连接控制信号net22b和net24b，输出端net25连接所述输出锁存电路；所述第三使能控制反相器的输入端连接所述比较结果信号逻辑A，控制端连接控制信号net22b和net24b，输出端net27连接所述输出锁存电路；所述第二使能控制反相器的输入端连接所述反向信号逻辑A’，控制端连接控制信号net21b和net23b，输出端net26连接所述输出锁存电路；所述第四使能控制反相器的输入端连接所述反向信号逻辑A’，控制端连接控制信号net21b和net23b，输出端net28连接所述输出锁存电路。2.如权利要求1所述的动态比较器，其特征在于，所述第一使能控制反相器包括：PMOS管M35和M36，NMOS管M37和M38；所述M35的源极连接VDD，漏极连接所述M36的源极，栅极连接所述比较结果信号逻辑A；所述M36的漏极连接所述M37的漏极以及输出节点net25，栅极连接所述比较结果信号逻辑A；所述M37的源极连接所述M38的漏极，栅极连接所述控制信号net22b；所述M38的源极接地，栅极连接所述控制信号net24b。3.如权利要求1所述的动态比较器，其特征在于，所述第三使能控制反相器包括：PMOS管M27和M28，NMOS管M29和M30；所述M27的源极连接VDD，漏极连接所述M28的源极，栅极连接所述比较结果信号逻辑A；所述M28的漏极连接所述M29的漏极以及输出节点net27，栅极连接所述比较结果信号逻辑A；所述M29的源极连接所述M30的漏极，栅极连接所述控制信号net22b；所述M30的源极接地，栅极连接所述控制信号net24b。4.如权利要求1所述的动态比较器，其特征在于，所述第二使能控制反相器包括：PMOS管M39和M40，NMOS管M41和M42；所述M39的源极连接VDD，漏极连接所述M40的源极，栅极连接所述反向信号逻辑A’；所述M40的漏极连接所述M41的漏极以及输出节点net26，栅极连接所述反向信号逻辑A’；所述M41的源极连接所述M42的漏极，栅极连接所述控制信号net23b；所述M42的源极接地，栅极连接所述控制信号net21b。5.如权利要求1所述的动态比较器，其特征在于，所述第四使能控制反相器包括：PMOS管M31和M32，NMOS管M33和M34；所述M31的源极连接VDD，漏极连接所述M32的源极，栅极连接所述反向信号逻辑A’；所述M32的漏极连接所述M33的漏极以及输出节点net28，栅极连接所述反向信号逻辑A’；所述M33的源极连接所述M34的漏极，栅极连接所述控制信号net23b；所述M34的源极接地，栅极连接所述控制信号net21b。6.如权利要求1所述的动态比较器，其特征在于：所述第一非使能控制反相器包括：PMOS管M43，NMOS...

【专利技术属性】
技术研发人员：于猛，曾传滨，闫薇薇，罗家俊，韩郑生，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11