本发明专利技术公开了一种应用在低电压环境中的高速动态锁存比较器，其在传统的高速动态锁存比较器的结构下,采用了传统结构+forward body bias的方法，与传统结构相比降低了电源电压以及响应时间，而后又加入与非门,该传统结构+forward body bias+与非门的方法相较于传统结构+forward body bias的方法降低了功耗。所采用的forward body bias的方法，将CMOS的衬底当作另一个栅极，给衬底提供一个与传统结构相反的衬底偏置电压，将PMOS的衬底改接地，而NMOS的衬底改接电源。耗尽层变窄，降低了阈值电压，所需的栅电压也随之降低。
【技术实现步骤摘要】
本专利技术涉及模拟或数模混合集成电路中的比较器模块领域，具体是一种应用在低电压环境中的高速动态锁存比较器。
技术介绍
半导体工艺特征尺寸的减少给数字集成电路带来极大的优势的同时，然而并没有给模拟集成电路带来与数字集成电路相同的优势，随着半导体工艺特征尺寸的不断减小，电源电压、本征增益和栅氧厚度都在减小，这给模拟集成电路设计带来了极大的挑战。电源电压的减小对降低CMOS ICs的功耗是一种很有效的方法。比较器作为模数转换器（ADC）的关键模块，它的性能，尤其是速度、噪声、失调以及功耗，在很大程度上影响了模数转换器的各项性能参数。传统的比较器很难同时满足模数转换器在低电压环境中对速度和功耗的要求。
技术实现思路
本专利技术的目的是提供一种一种应用在低电压环境中的高速动态锁存比较器，所采用的forward body bias技术，可使比较器工作在很低的电源电压环境中，而后加入的与非门，使得比较器保持较低的静态功耗，以解决现有技术比较器难以满足模数转换器对速度和功耗要求的问题。为了达到上述目的，本专利技术所采用的技术方案为：一种应用在低电压环境中的高速动态锁存比较器，其特征在于：包括第一PMOS管(P1)、第二PMOS管(P2)、第三PMOS管(P3)、第四PMOS管(P4)、第一反相器（I1）、第二反相器（I2）、与非门（NAND）和锁存器；其中所述锁存器包括第一控制端、第二控制端、第一输出端、第二输出端和地端；所述第一PMOS管(P1)的栅极接时钟信号（CLK），第二PMOS 管 (P2)的栅极接与非门的输出端(CLKC)，第三PMOS 管(P3)的栅极接第一输入信号(VIP)，第四PMOS管(P4)的栅极接第二输入信号(VIN)；所述第一PMOS管(P1)的源极接电源（Vdd），第二PMOS管(P2)的源极与第一PMOS管(P1)的漏极相连，所述第三PMOS管(P3)的源极、第四PMOS管(P4)的源极分别与第二PMOS管(P2) 的漏极连接；所述第三PMOS管(P3)的漏极分别与第一反相器(I1)的输入端、锁存器的第一输出端连接；所述第四PMOS管(P4)的漏极分别与第二反相器(I2)的输入端、锁存器的第二输出端连接；所述第一反相器(I1)的输出端(OUTP)和与非门(NAND)的其中一个输入端连接，第二反相器(I2)的输出端(OUTN)和与非门(NAND)的另一个输入端连接；所述第一PMOS管（P1）的衬底即体极、第二PMOS管（P2）的体极、第三PMOS管（P3）的体极、第四PMOS管（P4）的体极均接地；所述第一反相器(I1)、第二反相器(I2)及与非门（NAND）中的所有PMOS管的体极均接地，所有NMOS管的体极一律接电源（Vdd）。所述的一种应用在低电压环境中的高速动态锁存比较器，其特征在于：所述锁存器包括第一NMOS管(P5)、第二NMOS管(P6)、第三NMOS管(P7)、第四NMOS管(P8)；所述第一NMOS管(P5)的栅极作为第一控制端接时钟信号（CLK），第二NMOS管(P6)的栅极作为锁存器的第二输出端，第三NMOS管(P7)的栅极作为锁存器的第一输出端，第四NMOS管(P8)的栅极作为第二控制端接时钟信号（CLK）；所述第一NMOS管(P5)的源极、第二NMOS管(P6)的源极、第三NMOS管(P7)的源极、第四NMOS管(P8)的源极共接后作为接地端接地；所述第一NMOS管(P5)的漏极、第二NMOS管(P6)的漏极分别与第一反相器(I1)的输入端、锁存器的第一输出端连接；所述第三NMOS管(P7)的漏极、第四NMOS管(P8)的漏极分别与第二反相器(I2)的输入端、锁存器的第二输出端连接；所述第三PMOS管(P3)的漏极分别与第一NMOS管(P5)的漏极、第二NMOS管(P6)的漏极、第三NMOS管(P7)的栅极相连，所述第四PMOS管(P4)的漏极分别与第三NMOS管(P7)的漏极、第四NMOS管(P8)的漏极、第二NMOS管(P6)的栅极相连；所述第一NMOS管（P5）的衬底即体极、第二NMOS管（P6）的体极、第三NMOS管（P7）的体极、第四NMOS管（P8）的体极均接电源（Vdd）。本专利技术具有以下有益技术效果 ：1.将比较器输出信号OUTP和OUTN通过与非门NAND产生一个输出信号CLKC，利用该输出信号作为第二PMOS管的控制信号，解决了传统结构中的静态功耗问题。2.相较于传统结构，将所有的MOS管的衬底即体极全部反接，降低了阈值电压，所需的栅电压也随之降低。3.本专利技术电路结构简单，和传统结构相比，时序不复杂，没有明显增加面积，但能在低电压环境下有效工作，提高速度，降低功耗。附图说明图1为传统的高速动态锁存比较器结构原理图；图2为传统结构+forward body bias方法的结构原理图；图3为本专利技术所提供的传统结构+forward body bias+与非门方法的结构原理图。图4为两种比较器在不同电源电压下的比较时间仿真对比；图5为本专利技术比较器的比较时间在不同共模电压下随输入差分信号 ΔVin 变化而变化的对比曲线。具体实施方式图1示出了一种传统的高速动态锁存比较器结构原理图(简称结构[1])，当时钟控制信号CLK为高电平时，NMOS管P5/P8处于导通状态，PMOS管P1处于关断状态，通过反相器I1/I2，比较器输出信号OUTP和OUTN为高电平，比较器处于复位状态；当CLK变为低电平后，PMOS管P1导通,NMOS管P5/P8关断，由NMOS管P6/P7构成的锁存器迅速将Dip和Din的电压差放大，并进入锁存状态；但需要注意的是，比较完成后，由于PMOS管P1、P2依然导通，仍然有静态电流，存在着静态功耗；其中衬底为传统的reverse body bias方法，即PMOS管的体极连接VDD，NMOS管体极接地。图2示出了传统结构+forward body bias方法的结构原理图（简称结构[2]），比较器工作原理与结构[1]相同，只不过采用了forward body bias的方法，将CMOS的衬底当作另一个栅极，给衬底提供一个与传统结构相反的衬底偏置电压，将PMOS的衬底改接地，而NMOS的衬底改接电源。耗尽层变窄，降低了阈值电压，所需的栅电压也随之降低，从而达到低电压的目的。本专利技术提出的结构更具有在低电源电压场合应用的优势。本专利技术提出的应用在低电压环境中的高速动态锁存比较器结构原理图如图3所示 (简称结构[3])，该应用在低电压环境中的高速动态锁存比较器，包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一反相器I1、第二反相器I2、与非门NAND和锁存器；锁存器包括第一控制端、第二控制端、第一输出端、第二输出端和地端；第一PMOS管P1的栅极接时钟信号CLK，第二PMOS管P2的栅极接与非门的输出端CLKC，第三PMOS管P3的栅极接第一输入信号VIP，第四PMOS管P4的栅极接第二输入信号VIN；第一PMOS管P1的源极接电源，第二PMOS管P2的源极与第一PMOS管P1的漏极相连，第三PMOS管P3的源极、第四PMOS管P4的源极分别与第二PMOS管P2的漏极连接；所述第一PMOS管P1的漏本文档来自技高网...
【技术保护点】
一种应用在低电压环境中的高速动态锁存比较器，其特征在于：包括第一PMOS管(P1)、第二PMOS管(P2)、第三PMOS管(P3)、第四PMOS管(P4)、第一反相器（I1）、第二反相器（I2）、与非门（NAND）和锁存器；其中所述锁存器包括第一控制端、第二控制端、第一输出端、第二输出端和地端；所述第一PMOS管(P1)的栅极接时钟信号（CLK），第二PMOS 管 (P2)的栅极接与非门的输出端(CLKC)，第三PMOS 管(P3)的栅极接第一输入信号(VIP)，第四PMOS管(P4)的栅极接第二输入信号(VIN)；所述第一PMOS管(P1)的源极接电源（Vdd），第二PMOS管(P2)的源极与第一PMOS管(P1)的漏极相连，所述第三PMOS管(P3)的源极、第四PMOS管(P4)的源极分别与第二PMOS管(P2) 的漏极连接；所述第三PMOS管(P3)的漏极分别与第一反相器(I1)的输入端、锁存器的第一输出端连接；所述第四PMOS管(P4)的漏极分别与第二反相器(I2)的输入端、锁存器的第二输出端连接；所述第一反相器(I1)的输出端(OUTP)和与非门(NAND)的其中一个输入端连接，第二反相器(I2)的输出端(OUTN)和与非门(NAND)的另一个输入端连接；所述第一PMOS管（P1）的衬底即体极、第二PMOS管（P2）的体极、第三PMOS管（P3）的体极、第四PMOS管（P4）的体极均接地；所述第一反相器(I1)、第二反相器(I2)及与非门（NAND）中的所有PMOS管的体极均接地，所有NMOS管的体极一律接电源（Vdd）。...
【技术特征摘要】
1.一种应用在低电压环境中的高速动态锁存比较器，其特征在于：包括第一PMOS管(P1)、第二PMOS管(P2)、第三PMOS管(P3)、第四PMOS管(P4)、第一反相器（I1）、第二反相器（I2）、与非门（NAND）和锁存器；其中所述锁存器包括第一控制端、第二控制端、第一输出端、第二输出端和地端；所述第一PMOS管(P1)的栅极接时钟信号（CLK），第二PMOS 管 (P2)的栅极接与非门的输出端(CLKC)，第三PMOS 管(P3)的栅极接第一输入信号(VIP)，第四PMOS管(P4)的栅极接第二输入信号(VIN)；所述第一PMOS管(P1)的源极接电源（Vdd），第二PMOS管(P2)的源极与第一PMOS管(P1)的漏极相连，所述第三PMOS管(P3)的源极、第四PMOS管(P4)的源极分别与第二PMOS管(P2) 的漏极连接；所述第三PMOS管(P3)的漏极分别与第一反相器(I1)的输入端、锁存器的第一输出端连接；所述第四PMOS管(P4)的漏极分别与第二反相器(I2)的输入端、锁存器的第二输出端连接；所述第一反相器(I1)的输出端(OUTP)和与非门(NAND)的其中一个输入端连接，第二反相器(I2)的输出端(OUTN)和与非门(NAND)的另一个输入端连接；所述第一PMOS管（P1）的衬底即体极、第二PMOS管（P2）的体极、第三PMOS管（P3）的体极、第四PMOS管（P4）的体极均接地；所述第一反相器(I1)、第二反相器(I2)及与非门（NAND）中的所...
【专利技术属性】
技术研发人员：张章，丁婧，
申请(专利权)人：合肥工业大学，
类型：发明
国别省市：安徽;34
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