具有多层柔性衬底的非平面半导体器件制造技术

本发明专利技术描述了具有多层柔性衬底的非平面半导体器件以及制造这种非平面半导体器件的方法。例如，半导体器件包括布置在半导体衬底上方的半导体鳍状物。半导体鳍状物具有由第一半导体材料组成的下部部分以及由第二半导体材料组成的上部部分，该第一半导体材料具有第一晶格常数(L1)，该第二半导体材料具有第二晶格常数(L2)。包覆层布置在半导体鳍状物的上部部分上，而非下部部分上。包覆层由具有第三晶格常数(L3)的第三半导体材料组成，其中L3>L2>L1。栅极叠置体布置在包覆层的沟道区上。源极区/漏极区布置在沟道区的两侧上。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例属于半导体器件以及半导体工艺领域，更具体而言，涉及具有多层柔性衬底的非平面半导体器件以及制造这种非平面半导体器件的方法。
技术介绍
过去几十年中，集成电路中部件的规模缩小是日益增长的半导体工业背后的驱动力。到越来越小的部件的规模缩小实现了功能单元在半导体芯片的有限基板面上增大的密度。例如，缩小晶体管尺寸允许在芯片上包含增大数量的存储器或逻辑器件，导致制造出具有增大容量的产品。然而，对于更大容量的推动并非没有问题。优化每一个器件的性能的必要性变得日益显著。在集成电路器件的制造中，随着器件尺寸持续缩小，诸如鳍式场效应晶体管(fin-FET)之类的多栅极晶体管已经变得更为普遍。在传统工艺中，通常在体硅衬底或者绝缘体上硅衬底上制造fin-FET。在一些示例中，由于体硅衬底的较低的成本以及与现有的高产体硅衬底基础结构的兼容性，所以优选体硅衬底。然而，多栅极晶体管规模缩小并非没有后果。由于微电子电路的这些基本构建块的尺寸减小并且由于在给定的区域中所制造的基本构建块的绝对数量增大，所以用于制造这些构建块的半导体工艺上的限制已经变得巨大。附图说明图1例示了具有形成于其上的包覆层的硅鳍状物以提供单层柔性衬底。图2例示了根据本专利技术的实施例的具有包覆层的硅鳍状物，该包覆层形成于硅鳍状物上以提供双层柔性衬底。图3A-3E例示了根据本专利技术的实施例的制造用于非平面器件的双层柔性衬底的方法中的不同操作的横截面视图，其中：图3A例示了示出半导体均厚叠置体的横截面视图，该半导体均厚叠置体具有被布置在第一半导体层上的第二半导体层；图3B例示了示出如由图3A的结构所形成的多个鳍状物的横截面视图；图3C例示了示出形成于来自图3B的多个鳍状物中的每个之间的隔离区的横截面视图；图3D例示了示出包覆层在图3C的结构上的生长的横截面视图；以及图3E例示了示出栅极线在图3D的结构上的形成的横截面视图。图4提供了根据本专利技术的实施例的源自用于非平面器件的多层柔性衬底的益处的支持数据。图5A例示了根据本专利技术的实施例的具有多层柔性物的Ge或III-V族沟道半导体器件的横截面视图。图5B例示了根据本专利技术的实施例的沿图5A的半导体器件的a-a’轴的平面视图。图6例示了根据本专利技术的一个实施方式的计算设备。具体实施方式描述了具有多层柔性衬底的非平面半导体器件以及制造这种非平面半导体器件的方法。在以下描述中，为了充分理解本专利技术的实施例，阐述了诸如具体集成和材料状况之类的很多具体细节。对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实施本专利技术的实施例。在其它示例中，未详细描述诸如集成电路设计布局之类的公知特征，以免不必要地使本专利技术的实施例难以理解。此外，应当理解的是，附图中所示的不同实施例是例示性表示，而不一定按照比例绘制。将高迁移率沟道材料集成在硅(Si)上的一种潜在的方法是利用Si纳米级模板上的薄包覆层。本文所描述的一个或多个实施例针对用于使锗(Ge)和III-V族晶体管中的柔性度和自由表面松弛度最大化的技术。一个或多个实施例可以针对以下中的一个或多个：包覆层、柔性外延、多层柔性物、锗沟道区、III-V族材料沟道区、SiGe中间材料、晶体管制造，包括金属氧化物半导体(MOS)器件和互补金属氧化物半导体(CMOS)器件、化合物半导体(III族至V族)器件、finFET器件、三栅极器件、纳米带器件以及纳米线器件。为了提供上下文信息，典型地连同将较高迁移率沟道材料集成到硅平台上的尝试一起，描述了为增强晶体管性能对较高迁移率沟道材料的需求。这种材料直接生长在硅(Si)上受到了Ge(PMOS)与III-V族(NMOS)材料的较大晶格失配(其可能超过8％)所引起的高缺陷密度的困扰。尽管一个方案是深宽比捕捉(ART)，但是另一个概念是在薄鳍状物柔性衬底上生长Ge或III-V族薄膜的深宽比捕捉(ART)。这种设置不仅允许沉积薄膜，而且允许薄Si-鳍状物(柔性的)容纳晶格失配以及薄膜中的应变中的一些，然后这可能会减少缺陷。根据本专利技术的实施例，衬底柔性物的概念扩展至在硅(例如，SiGe)上生长应变薄膜，以便形成具有应变的新的柔性模板，该应变允许至Ge或III-V族材料的最后包覆层的附加柔性物。改善的柔性度来源于SiGe(尽管晶格在电流流动方向上匹配至硅衬底)必然已经在垂直方向上扩展的事实。SiGe晶格常数上的垂直拉伸反过来实现了在此方向上具有较小晶格失配的Ge或III-V族包覆层的生长，并且再次减轻了包覆层上的应变的部分。因此，这种SiGe层的柔性度与仅有硅的柔性度相比增强了，并且可以减少形成缺陷的倾向。因此，本文所描述的一个或多个实施例提供了用于提高柔性III-V族沟道晶体管器件和柔性Ge沟道晶体管器件的外延生长质量的方案。为了证明所涉及的概念中的一些，图1例示了具有包覆层的硅鳍状物，该包覆层形成于硅鳍状物上以提供单层柔性衬底。参考图1的(A)部分，硅鳍状物102具有宽度Wsi。参考(B)部分，Ge或III-V的包覆层104形成于鳍状物102的部分上，以提供高迁移率的沟道层。相比于硅鳍状物102，包覆层104具有较大的晶格常数，并且两层同样地都产生了应变。参考(C)部分，由于鳍状物Wsi较窄(自由表面效应)，所以鳍状物宽度横截面视图例示了鳍状物102至包覆层104的柔性度。如每层内的箭头所示，薄硅鳍状物102和包覆层104“顺从”或者拉伸以容纳其自由表面处的外延生长。根据本专利技术的实施例，在沉积Ge或III-V族包覆层之前通过在用于起始衬底的Si上采用双层结构(例如，SiGe)，增强了薄鳍状物结构的柔性度。作为示例，图2根据本专利技术的实施例例示了具有包覆层的硅鳍状物，该包覆层形成于硅鳍状物上以提供双层柔性衬底。参考图2的(A)部分，均厚硅(Si)层202具有形成于其上的双轴应变SiGe薄膜204，例如如箭头所示连同附加的垂直应变一起在XY方向上具有双轴压缩应变的SiGe。参考图2的(B)部分，(A)部分的叠置体被构图为提供具有下部硅部分206A和上部SiGe部分206B的鳍状物206。如箭头所示，构图形成鳍状物206提供了连同垂直应变一起的XY方向上的单轴应变鳍状物。亦即，鳍状物刻蚀释放了双轴应变层以提供单轴应变。参考图2的(C)部分，包覆层208生长在鳍状物206的上部(SiGe)部分206B上。如箭本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体鳍状物，所述半导体鳍状物布置在半导体衬底上方，所述半导体鳍状物具有包含第一半导体材料的下部部分，并且具有包含第二半导体材料的上部部分，所述第一半导体材料具有第一晶格常数(L1)，所述第二半导体材料具有第二晶格常数(L2)；包覆层，所述包覆层布置在所述半导体鳍状物的所述上部部分上，但没有布置在所述半导体鳍状物的所述下部部分上，所述包覆层包含第三半导体材料，所述第三半导体材料具有第三晶格常数(L3)，其中，L3>L2>L1；栅极叠置体，所述栅极叠置体布置在所述包覆层的沟道区上；以及源极区/漏极区，所述源极区/漏极区布置在所述沟道区的两侧上。

【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，包括：
半导体鳍状物，所述半导体鳍状物布置在半导体衬底上方，所述半导
体鳍状物具有包含第一半导体材料的下部部分，并且具有包含第二半导体
材料的上部部分，所述第一半导体材料具有第一晶格常数(L1)，所述第二
半导体材料具有第二晶格常数(L2)；
包覆层，所述包覆层布置在所述半导体鳍状物的所述上部部分上，但
没有布置在所述半导体鳍状物的所述下部部分上，所述包覆层包含第三半
导体材料，所述第三半导体材料具有第三晶格常数(L3)，其中，L3>L2>L1；
栅极叠置体，所述栅极叠置体布置在所述包覆层的沟道区上；以及
源极区/漏极区，所述源极区/漏极区布置在所述沟道区的两侧上。
2.根据权利要求1所述的半导体器件，其中，所述半导体鳍状物与所
述包覆层一起提供柔性衬底。
3.根据权利要求1所述的半导体器件，其中，所述半导体鳍状物的所
述上部部分突出在隔离层上方，所述隔离层被布置成与所述半导体鳍状物
的所述下部部分相邻，其中，所述隔离区的顶部表面与所述半导体鳍状物
的所述下部部分的顶部表面位于近似相同的水平高度。
4.根据权利要求1所述的半导体器件，其中，所述半导体鳍状物的所
述下部部分基本上由硅构成，所述半导体鳍状物的所述上部部分包含硅锗，
并且所述包覆层区基本上由锗构成。
5.根据权利要求4所述的半导体器件，其中，所述半导体器件是PMOS
器件。
6.根据权利要求1所述的半导体器件，其中，所述半导体鳍状物的所
述下部部分基本上由硅构成，所述半导体鳍状物的所述上部部分包含硅锗，

\t并且所述包覆层区基本上由III-V族材料构成。
7.根据权利要求6所述的半导体器件，其中，所述半导体器件是NMOS
器件。
8.根据权利要求1所述的半导体器件，其中，所述半导体鳍状物的所
述下部部分与体晶体硅衬底相连。
9.根据权利要求1所述的半导体器件，其中，所述半导体器件是三栅
极晶体管。
10.一种半导体器件，包括：
半导体鳍状物，所述半导体鳍状物布置在半导体衬底上方，所述半导
体鳍状物具有下部部分和上部部分；
包覆层，所述包覆层布置在所述半导体鳍状物的所述上部部分上，但
没有布置在所述半导体鳍状物的所述下部部分上，所述包覆层和所述半导
体鳍状物形成了柔性衬底，其中，所述半导体鳍状物的所述上部部分缓解
了所述半导体鳍状物的所述下部部分与所述包覆层之间的应力；
栅极叠置体，所述栅极叠置体布置在所述包覆层的沟道区上；以及
源极区/漏极区，所述源极区/漏极区布置在所述沟道区的两侧上。
11.根据权利...

【专利技术属性】
技术研发人员：J·T·卡瓦列罗斯，M·拉多萨夫列维奇，M·V·梅茨，H·W·田，B·舒金，V·H·勒，N·慕克吉，S·达斯古普塔，R·皮拉里塞泰，G·杜威，R·S·周，N·M·泽利克，W·拉赫马迪，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US