用于片上系统(SoC)应用的垂直非平面半导体器件技术方案

描述了用于片上系统(SoC)应用的垂直非平面半导体器件以及制造垂直非平面半导体器件的方法。例如，半导体器件包括被设置在衬底之上的半导体鳍状物，该半导体鳍状物具有凹进部分和最上部分。源极区被设置在半导体鳍状物的凹进部分中，漏极区被设置在半导体鳍状物的最上部分中。栅极电极被设置在半导体鳍状物的最上部分上方，栅极电极位于源极区与漏极区之间。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例涉及半导体器件和半导体工艺的领域，并且具体而言，涉及用于片上系统(SoC)应用的垂直非平面半导体器件以及制造垂直非平面半导体器件的方法。
技术介绍
在过去几十年里，集成电路中特征的缩放已经成为不断增长的半导体产业幕后的驱动力。缩放到越来越小的特征能够实现半导体芯片有限的面积上功能单元的增大的密度。例如，缩小晶体管尺寸容许在芯片上并入增加数量的存储器或逻辑器件，导致制造具有更大能力的产品。然而，对越来越大能力的驱动并非没有问题。优化每一个器件的性能的必要性变得越来越重要。在集成电路器件的制造中，由于尺寸继续按比例缩小，诸如鳍式场效应晶体管(鳍式-FET)多栅极晶体管已经变得越来越普遍。在常规工艺中，通常在块状硅衬底或绝缘体上硅衬底上制造鳍式-FET。在一些情况下，由于块状硅衬底的较低成本以及与现有的高良品率块状硅衬底基本结构的兼容性，块状硅衬底是优选的。然而，缩放多栅极晶体管并非没有影响。随着微电子电路的这些基本构件块的尺寸减小并且随着给定区域中制造的基本构件块的绝对数量增加，对用于制造这些构件块的半导体工艺的限制已经变成压倒性的。附图说明图1A示出了标准低电压晶体管和标准模拟/低泄漏晶体管的横截面视图。图1B示出了根据本专利技术的实施例的垂直鳍式-FET晶体管的横截面视图。图2A-2E示出了根据本专利技术的实施例的垂直晶体管的从各个方向获得的横截面视图，以更好地示出结合图1B所描述的概念，图3A-3K示出了根据本专利技术的实施例的制造垂直鳍式-FET晶体管的方法中的各个操作的横截面视图。图4示出了根据本专利技术的实施例的针对图3K的器件的工作电流流动。图5示出了根据本专利技术的一个实施方式的计算设备。具体实施方式描述了用于片上系统(SoC)应用的垂直非平面半导体器件以及制造垂直非平面半导体器件的方法。在下面的描述中，阐述了许多具体细节，诸如，具体集成和材料域，以便提供对本专利技术的实施例的透彻理解。对于本领域技术人员显而易见的是，可以无需这些特定细节来实施本专利技术的实施例。在其它情况下，未详细描述公知的特征，诸如集成电路设计布局，以免不必要地使本专利技术的实施例模糊不清。此外，应当理解的是，图中所示的各个实施例是示例性表示，未必是按比例绘制的。本文所描述的一个或多个实施例针对制造和实现用以生成垂直鳍式-FET晶体管的鳍式-FET结构的垂直能力。诸如本文所描述的垂直鳍式-FET晶体管之类的垂直鳍式-FET晶体管可适用于片上系统(SoC)应用。其它属性或应用可以包括但不限于模拟的、高电压、输入/输出以及低泄漏半导体器件。如通过以下描述将理解的，垂直鳍式-FET设计可以被称为折叠式晶体管(foldedtransistor)。目前，为了提供背景，(SoC)工艺技术集中于积极地缩放晶体管的栅长，以根据摩尔定律提供性能和面积的缩放。由于与最小设计规则晶体管相比这些晶体管具有发散的晶体管结构，这种横向缩放的一个副作用在于对低泄漏和高电压器件的支持(低泄漏和高电压两者对于成功的SoC工艺都是关键的)会变得困难。从工艺和面积的角度，制造长沟道长度以实现高电压可靠性和低泄漏操作可以证明是困难的且昂贵的。在示例中，支持高电压输入/输出(I/O)器件的当前SoC技术的一个方案是采用多栅长度工艺(multiplegatelengthprocess)，其中标称(最小Lg)栅极沿着低泄漏或高电压顺应式栅极的边沿来制造，其被构造在具有较长Lg的较宽间距上。然而，特别当标称最小设计规则晶体管的栅长与高电压I/O器件的栅长之间的不一致增大时，这种多栅长工艺的集成是复杂且昂贵的。为了处理以上问题，更具体而言，本文描述的一个或多个实施例提供了优于现有技术的优点。首先，由于以更紧凑的垂直实施方式来替代现有技术中的大的横向大小，改进了面积缩放。其次，由于不再需要支持沿着最小栅长宽的边沿的栅长，工艺集成更简单。这可以大大地减小图案化复杂性以及处理期间的变化(诸如，CMP期间的低到高密度范围)。第三，如本文所描述的垂直晶体管是可缩放的。在一个这种实施例中，随着鳍状物高度和垂直集成增加，垂直晶体管的可用沟道长度增加，为晶体管栅长选择提供了更广泛的选择。作为参考点，图1A示出了标准低电压晶体管100A和标准模拟/低电压晶体管150A的横截面视图。参考图1A，器件100A和器件150A两者都是N-型的并且都形成于在衬底104上形成的鳍状物102上。在其中使用了诸如块状硅衬底之类的块状衬底的情况下，P-亚掺杂区106提供鳍状物与块状衬底之间的电隔离，并且电流路径被示出为箭头108。还可以包括浅沟槽隔离区110。鳍状物中包括源极区和漏极区112(此处示出为外延区)，源极/漏极接触部114耦合至源极区和漏极区112。栅极电极116围绕源极区112与漏极区112之间的鳍状物102。还可以包括附加栅极线118，如所示出的。同样如所示出的，还可以包括电介质栅极帽盖层122。在给定的公共衬底上，器件100A和器件150A之间的差别是栅长(Lg)。通过对比，根据本专利技术的实施例，利用鳍式-FET的垂直能力来生成垂直鳍式-FET晶体管。垂直鳍式-FET晶体管可以被实施为克服与以上所描述的现有技术方案相关联的许多限制和工艺复杂性。在一个这种实施例中，利用鳍式-FET结构中的垂直性质来形成其中电流垂直(而不是典型的水平方向(就硅衬底而言))流动的沟道。常规的鳍式-FET晶体管采用围绕在鳍状物周围的对齐的(例如，相同高度)源极和漏极接触部，以及电流传导受栅极电极静电地控制。相反，根据本专利技术的实施例，利用了标准金属氧化物半导体(MOS)电极配置和物理；然而，从源极到漏极的电流传导是沿着鳍状物垂直的。在具体的这种实施例中，通过使漏极接触部向子鳍状物凹进并且引入设计的子鳍状物掺杂方案以实现晶体管功能性来实现垂直导体路径。在第一方面，图1B示出了根据本专利技术的实施例的垂直鳍式-FET晶体管100B的横截面视图。参考图1B，器件100B是N-型的，并且形成于在衬底154上形成的鳍状物152上。在其中使用了诸如块状硅衬底之类的块状衬底的情况下，将N-亚掺杂区156提供在P-隔离反向掺杂区157之上。还可以包括浅沟槽隔离区160。在鳍状物152中包括源极区162和漏极区163(此处被示出为外延区)，源极/漏极接触部164耦合至源极区162和漏极区163。本文档来自技高网...

【技术保护点】
一种半导体器件，包括：设置在衬底上方的半导体鳍状物，所述半导体鳍状物具有凹进部分和最上部分；源极区，所述源极区设置在所述半导体鳍状物的所述凹进部分中；漏极区，所述漏极区设置在所述半导体鳍状物的所述最上部分中；以及栅极电极，所述栅极电极设置在所述半导体鳍状物的所述最上部分上方，并且位于所述源极区与所述漏极区之间。

【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，包括：
设置在衬底上方的半导体鳍状物，所述半导体鳍状物具有凹进部分和
最上部分；
源极区，所述源极区设置在所述半导体鳍状物的所述凹进部分中；
漏极区，所述漏极区设置在所述半导体鳍状物的所述最上部分中；以
及
栅极电极，所述栅极电极设置在所述半导体鳍状物的所述最上部分上
方，并且位于所述源极区与所述漏极区之间。
2.根据权利要求1所述的半导体器件，还包括基本上垂直的沟道区，
所述沟道区设置在所述源极区与所述漏极区之间并且受所述栅极电极电控
制。
3.根据权利要求1所述的半导体器件，其中，所述漏极区包括设置在
所述半导体鳍状物的所述最上区域中的第一导电类型的上部掺杂区，并且
所述源极区包括所述第一导电类型的下部掺杂区，所述下部掺杂区设置在
所述半导体鳍状物中，并且位于所述半导体鳍状物的所述凹进部分的下方。
4.根据权利要求3所述的半导体器件，其中，所述半导体鳍状物设置
在块状半导体衬底上，并且其中，所述第一导电类型的所述下部掺杂区进
一步被设置在所述块状半导体衬底的上部部分中，所述半导体器件还包括：
设置在所述块状半导体衬底中的第二相反导电类型的掺杂区，所述第
二相反导电类型的掺杂区位于所述第一导电类型的所述下部掺杂区下方并
且与所述第一导电类型的所述下部掺杂区接触。
5.根据权利要求3所述的半导体器件，其中，所述半导体器件是N-
型器件，并且其中，所述第一导电类型是N-型。
6.根据权利要求1所述的半导体器件，其中，所述漏极区包括设置在
所述半导体鳍状物的所述最上部分上的第一外延区，并且所述源极区包括
设置在所述半导体鳍状物的所述凹进部分上的第二外延区。
7.根据权利要求1所述的半导体器件，其中，所述半导体鳍状物包括
另一个最上部分，并且其中，所述半导体鳍状物的所述凹进部分被设置在
所述最上部分与所述另一个最上部分之间，所述半导体器件还包括：
第二漏极区，所述第二漏极区设置在所述半导体鳍状物的所述另一个
最上部分中；以及
第二栅极电极，所述第二栅极电极设置在所述半导体鳍状物的所述另
一个最上部分上方，并且位于所述源极区与所述第二漏极区之间。
8.根据权利要求1所述的半导体器件，其中，所述半导体器件是三栅
极器件。
9.一种N-型垂直鳍式-FET器件，包括：
设置在块状硅衬底上的硅鳍状物，所述硅鳍状物具有凹进部分和最上
部分；
源极区，所述源极区设置在所述硅鳍状物的所述凹进部分中；
漏极区，所述漏极区设置在所述硅鳍状物的所述最上部分中；
N-型栅极电极，所述N-型栅极电极设置在所述硅鳍状物的所述最上部
分上方，并且位于所述源极区与所述漏极区之间；以及
基本上垂直的沟道区，所述基本上垂直的沟道区设置在所述源极区与
所述漏极区之间，并且受所述N-型栅极电极电控制。
10.根据权利要求9所述的N-型垂直鳍式-FET器件，其中，所述漏极
区包括设置在所述硅鳍状物的所述最上部分中的上部N-型掺杂区，并且所
述源极区包括设置在所述硅鳍状物中的下部N-型掺杂区，所述下部N-型掺
杂区位于所述硅鳍状物的所述凹进部分下方并且在所述块状硅衬底的上部
部分中。
11.根据权利要求10所述的N-型垂直鳍...

【专利技术属性】
技术研发人员：CH·简，W·M·哈菲兹，C·蔡，JY·D·叶，J·朴，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US