一种SoC系统的总线结构技术方案

本发明专利技术涉及计算机领域，公开了一种SoC系统的总线结构。本发明专利技术中，包含：系统总线(以下简称为sys_bus)、动态内存存取总线(以下简称为dram_bus)、静态内存存取总线(以下简称为sram_bus)；dram_bus和sram_bus分别连通至sys_bus，sys_bus上挂接嵌入式处理器；dram_bus上挂接动态随机存取存储器DRAM，挂接于dram_bus上的第一类模块对DRAM进行直接的访问存取；sram_bus上挂接静态随机存取存储器SRAM，挂接于sram_bus上的第二类模块对SRAM进行直接的访问存取；其中，第一类模块的数据存取的容量需求大于第二类模块的数据存取的容量需求，第二类模块的数据响应速率的速度需求高于第一类模块的数据响应速率的速度需求。本发明专利技术的实施方式能够为对传输速率要求高且具有高效传输特性的大型系统提供一种总线架构。

【技术实现步骤摘要】

本专利技术涉及计算机领域，特别涉及一种SoC系统按需分层的总线结构。
技术介绍
基于片上总线(AdvancedMicrocontrollerBusArchitecture，简称“AMBA”)协议的片上系统(SystemonChip，简称“SoC系统”)，目前在性能和功耗敏感的终端芯片领域占据主体地位，其性能、成本、功耗、可靠性以及生命周期和适用性方面都有明显优势，也是集成电路发展的方向，其中总线架构和性能直接影响着整个SoC系统的性能和效率，选择合理高效的总线架构是设计高速SoC系统最重要的因素之一。一个SoC总线系统必须能够保证处理器以及其他子模块间的可靠存取，以下几点是SoC总线最基本的两条原则：1)中央处理器能够通过总线访问到所有子模块以及存储器；2)总线数据传输应该是准确可靠的；进一步，优秀的SoC总线还应该有以下要求：(1)要求能够支持多种协议之间的传输和兼容；(2)要求能够实现高速率和高效率的数据传输；现有技术中，SoC系统内部总线通常是基于系统总线连接，即处理器、动态随机存取存储器、静态随机存取存储器以及各个子模块都直接挂载到系统总线，所有子模块与存储器之间都是依托系统总线进行互联。现有技术存在多对一总线两端带宽不匹配，且总线本身带宽与效率问题导致整个SoC系统效率变低、性能下降。
技术实现思路
本专利技术的目的在于提供一种SoC系统的总线结构，在具备普通总线结<br>构的兼容性和稳定性的同时，能够实现高速和高效的数据存取交互，而且还具备协议覆盖广、系统性能优、效率高、层次清晰、可适用型强等特点。为解决上述技术问题，本专利技术的实施方式提供了一种SoC系统的总线结构，包含：系统总线sys_bus、动态内存存取总线dram_bus、静态内存存取总线sram_bus；所述dram_bus和所述sram_bus分别连通至所述sys_bus，所述sys_bus上挂接嵌入式处理器；所述dram_bus上挂接动态随机存取存储器DRAM，挂接于所述dram_bus上的第一类模块对所述DRAM进行直接的访问存取；所述sram_bus上挂接静态随机存取存储器SRAM，挂接于所述sram_bus上的第二类模块对所述SRAM进行直接的访问存取；其中，所述第一类模块的数据存取的容量需求大于所述第二类模块的数据存取的容量需求，所述第二类模块的数据响应速率的速度需求高于所述第一类模块的数据响应速率的速度需求。本专利技术实施方式相对于现有技术而言，在充分考虑到sys_bus以及各个子模块的数据量以及带宽匹配和存储器特性等问题的基础上，将系统的总线架构进一步划分为sys_bus、dram_bus、sram_bus，进一步根据子模块其读写数据量和访问特性将其划分到不同的总线分组以实现其高效运行；本专利技术的实施方式不但具备普通总线结构的兼容性和稳定性，而且还具备系统性能优、效率高、层次清晰、可适用型强等特点，能够实现高速和高效的数据存取交互。另外，sys_bus、dram_bus、sram_bus均支持AXI协议。支持AXI协议系统在兼容性方面具备很大优势，并且可以提高整体系统的效率，增强SoC系统的可适用性。另外，本系统中还包含AHB协议支持单元和APB协议支持单元；所述AHB协议支持单元与sys_bus通信连接，APB协议支持单元与所述AHB协议支持单元通信连接；所述AHB协议支持单元用于连接支持AHB协议的模块；所述APB协议支持单元用于连接支持APB协议的模块。另外，所述支持AHB协议的模块为支持AHB协议的从设备；所述支持APB协议的模块为支持APB协议的从设备。多个支持APB协议的从设备连接到AHB_APB上实现了多个子模块配置接口的简单化，由于APB总线通常作为子模块配置和少量数据存取，故带宽需求量小，且连续存取访问的持续性低，故适宜以多个支持APB协议的从设备(常写作“APB_SLV”)的方式实现。另外，所述dram_bus、所述sram_bus和所述sys_bus分别对应各自独立时钟，且所述各时钟之间的关系为异步关系。此设计在时序性能实现上可以比较容易地将高速传输的子模块和总线的时钟频率升高，而将低速子模块和总线在较低的时钟频率下运行。另外，所述dram_bus的带宽为512比特；所述sram_bus的带宽为128比特；所述sys_bus的带宽为64比特。本实施方式中，三种总线在数据位宽方面做了较好的均衡，以更好的适应系统需求。另外，所述的SoC系统的总线结构，还包含：用于存放程序执行相关指令的程序指令存储器，所述嵌入式处理器经所述sys_bus读取所述程序指令存储器。另外，所述程序指令存储器可以为只读存储器ROM或随机存取存储器RAM。附图说明图1是根据本专利技术第一实施方式的SoC系统的总线结构示意图；图2是本专利技术第一实施方式的AHB_MEM协议转换逻辑波形图；图3为本专利技术第一实施方式中的AHB_APB协议转换逻辑波形图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本专利技术各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。本专利技术的第一实施方式涉及一种SoC系统的总线结构，具体原理图如图1所示。包含：系统总线(以下简称为sys-bus)、动态内存存取总线(以下简称为dram-bus)、静态内存存取总线(以下简称为sram-bus)；dram-bus和sram-bus分别连通至sys-bus，并且sys-bus上挂接嵌入式处理器(ARM)。另外，dram-bus上挂接动态随机存取存储器(DynamicRandomAccessMemory，简称“DRAM”)，挂接于dram-bus上的第一类模块对DRAM进行直接的访问存取；sram-bus上挂接静态随机存取存储器(StaticRAM，简称“SRAM”)，挂接于静态存取总线上的第二类模块对SRAM进行直接的访问存取。其中，第一类模块的数据存取的容量需求大于第二类模块的数据存取的容量需求，第二类模块的数据响应速率的速度需求高于第一类模块的数据响应速率的速度需求。本实施方式对第一类、第二类模块不做具体限定，只需满足以上本文档来自技高网...

【技术保护点】
一种SoC系统的总线结构，其特征在于，包含：系统总线sys_bus、动态内存存取总线dram_bus、静态内存存取总线sram_bus；所述dram_bus和所述sram_bus分别连通至所述sys_bus，所述sys_bus上挂接嵌入式处理器；所述dram_bus上挂接动态随机存取存储器DRAM，挂接于所述dram_bus上的第一类模块对所述DRAM进行直接的访问存取；所述sram_bus上挂接静态随机存取存储器SRAM，挂接于所述sram_bus上的第二类模块对所述SRAM进行直接的访问存取；其中，所述第一类模块的数据存取的容量需求大于所述第二类模块的数据存取的容量需求，所述第二类模块的数据响应速率的速度需求高于所述第一类模块的数据响应速率的速度需求。

【技术特征摘要】
1.一种SoC系统的总线结构，其特征在于，包含：系统总线sys_bus、
动态内存存取总线dram_bus、静态内存存取总线sram_bus；
所述dram_bus和所述sram_bus分别连通至所述sys_bus，所述sys_bus
上挂接嵌入式处理器；
所述dram_bus上挂接动态随机存取存储器DRAM，挂接于所述
dram_bus上的第一类模块对所述DRAM进行直接的访问存取；
所述sram_bus上挂接静态随机存取存储器SRAM，挂接于所述sram_bus
上的第二类模块对所述SRAM进行直接的访问存取；
其中，所述第一类模块的数据存取的容量需求大于所述第二类模块的数
据存取的容量需求，所述第二类模块的数据响应速率的速度需求高于所述第
一类模块的数据响应速率的速度需求。
2.根据权利要求1所述的SoC系统的总线结构，其特征在于，所述
dram_bus、所述sram_bus和所述sys_bus均支持AXI协议。
3.根据权利要求2所述的SoC系统的总线结构，其特征在于，还包含：
AHB协议支持单元和APB协议支持单元；
所述AHB协议支持单元与所述sys_bus通信连接，所述A...

【专利技术属性】
技术研发人员：李林，颜浩，花周军，
申请(专利权)人：上海华力创通半导体有限公司，
类型：发明
国别省市：上海;31