用于纳米线CMOS技术的用于多栅极功函数的技术制造技术

在一个方面中，提供了一种形成具有多个晶体管的CMOS器件的方法，多个晶体管具有不同的Vt，该方法包括：在晶片上形成纳米线和焊盘，其中纳米线被悬置在晶片的氧化物层上方的变化高度处；以及通过如下方式形成至少部分地围绕每个纳米线的一部分的晶体管的栅极堆叠：i)在纳米线周围并在纳米线下方的晶片上沉积保形栅极电介质；ii)在纳米线周围并在纳米线下方的晶片上的保形栅极电介质上沉积保形功函数金属，其中基于纳米线在氧化物层上方悬置的变化的高度而改变沉积在纳米线周围的保形功函数金属的量；以及iii)在纳米线周围并在纳米线下方的晶片上的保形功函数金属上沉积保形多晶硅层。

【技术实现步骤摘要】

本专利技术涉及纳米线互补金属氧化物半导体(CMOS)器件并且更特别地涉及用于基于改变在掩埋氧化物(BOX)之上的纳米线的悬置高度并且因此改变在纳米线之下存在的栅极功函数金属的量而控制纳米线CMOS器件中阈值电压(Vt)的技术。
技术介绍
希望能够控制在金属氧化物半导体场效应晶体管(MOSFET)器件中的阈值电压(Vt)。例如，一些MOSFET设计包括多个Vt，其中Vt随着器件而变化。在其中在本体半导体中形成沟道的本体MOSFET设计中，通常通过掺杂而调整Vt。然而，在全耗尽器件中设置多个Vt是挑战性的，因为掺杂不再是调整Vt的选项。改变在栅极堆叠中功函数设置金属的量已经用于在平面互补金属氧化物半导体(CMOS)器件中改变Vt。参见，例如，Chang等人的主题为“Techniques for Gate Workfunction Engineering to Reduce Short Channel Effects in Planar CMOS Devices”的美国专利号8,673,731(下文中称为“美国专利号8,673,731”)。如在美国专利号8,673,731中所述，栅极中金属越多，则Vt越低。然而存在对于用于控制非平面器件配置中Vt的高效和有效技术的需求。
技术实现思路
本专利技术提供了用于基于改变在掩埋氧化物(BOX)之上的纳米线的悬置高度并且因此改变在纳米线下方存在的栅极功函数金属的量而用于控制纳米线互补金属氧化物半导体(CMOS)器件中的阈值电压(Vt)的技术。在本专利技术的一个方面中，提供了一种形成具有具有不同阈值电压的多个基于纳米线的晶体管的CMOS器件的方法。该方法包括如下步骤：提供具有在衬底上的氧化物层的晶片；在晶片上形成纳米线和焊盘，其中焊盘附接至纳米线的相对端部并且将纳米线锚定至晶片，以及其中纳米线悬置在氧化物层之上的变化的高度处；以及通过以下形成至少部分地围绕每个纳米线的一些部分的基于纳米线的晶体管的栅极堆叠：i)在纳米线周围并且在纳米线下方的晶片上沉积保形的栅极电介质；ii)在纳米线周围并且在纳米线下方的晶片上在保形栅极电介质上沉积保形功函数金属，其中基于纳米线基悬置在氧化物层之上的变化的高度而改变在纳米线周围沉积的保形功函数金属的量；以及iii)在纳米线周围并且在纳米线下方的晶片上的保形功函数金属上沉积保形多晶硅层，其中至少部分地由栅极堆叠围绕的纳米线的部分用作基于纳米线的晶体管的沟道区域，其中从栅极堆叠和焊盘延伸出的纳米线的部分用作基于纳米线的晶体管的源极和漏极区域，以及其中基于纳米线的晶体管基于围绕纳米线沉积的保形功函数金属的变化的量而具有不同的阈值电压。在本专利技术的另一方面中，提供了一种具有多个基于纳米线的晶体管的CMOS器件，晶体管具有不同的阈值电压。CMOS器件包括：具有在衬底上的氧化物层的晶片；晶片上的纳米线和焊盘，其中焊盘附接至纳米线的相对端部并且将纳米线锚定至晶片，以及其中纳米线悬置在氧化物层之上的变化的高度处；以及至少部分地围绕每个纳米线一部分的基于纳米线的晶体管的栅极堆叠，栅极堆叠包括i)在纳米线周围并在纳米线下方的晶片上的保形栅极电介质；ii)在纳米线周围并且在纳米线下方的晶片上的保形栅极电介质上的保形功函数金属，其中围绕纳米线沉积的保形功函数金属的量取决于纳米线悬置在氧化物层之上的变化的高度；以及iii)在纳米线周围并在纳米线下方的晶片上的保形功函数金属上的保形多晶硅层，其中至少部分地由栅极堆叠围绕的纳米线的部分用作基于纳米线的晶体管的沟道区域，其中从栅极堆叠和焊盘延伸出的纳米线的部分用作基于纳米线的晶体管的源极和漏极区域，以及其中基于纳米线的晶体管基于在纳米线周围沉积的保形功函数金属的变化的量而具有不同的阈值电压。通过参考以下详细说明书和附图将获得对于本专利技术、以及本专利技术的特征和优点的更完整理解。附图说明图1是示出了根据本专利技术实施例的用于形成纳米线互补金属氧化物半导体(CMOS)器件的开始结构的剖视图，包括具有由氧化物层与衬底分隔的SOI层的绝缘体上半导体(SOI)晶片；图2是示出了根据本专利技术实施例的SOI层的阶梯状表面已经形成在晶片的第一区域I和第二区域II中的剖视图；图3是示出了根据本专利技术实施例的SOI层的阶梯状表面已经形成在晶片的第三区域III中的剖视图；图4是示出了根据本专利技术实施例的外延半导体材料层已经生长在SOI层的阶梯状表面上的剖视图；图5是示出了根据本专利技术实施例的鳍已经图案化在外延半导体层/SOI层中的剖视图；图6是示出了根据本专利技术实施例的锚定焊盘(与鳍)可以如何图案化在外延半导体层/SOI层中的三维视图；图7是示出了根据本专利技术实施例的已经从鳍相对于外延半导体层选择性地移除SOI层以从鳍释放外延层、以及由此形成器件的悬置纳米线的剖视图；图8是示出了根据本专利技术实施例的纳米线已被整形以形成圆形截面形状的剖视图；图9是示出了根据本专利技术实施例的已悬置/整形的纳米线和焊盘的三维视图；图10是示出了根据本专利技术实施例的保形栅极电介质已均厚沉积在晶片上并且围绕纳米线的剖视图；图11是示出了根据本专利技术实施例的在晶片上并围绕纳米线的保形栅极电介质上已经均厚沉积保形栅极金属层的剖视图，其中纳米线的悬置高度确定了在纳米线上保形栅极金属层是否与晶片上的保形栅极金属层融合；图12是示出了根据本专利技术实施例的在晶片上并围绕纳米线的保形栅极金属层上已经均厚沉积保形多晶硅层的剖视图；图13是示出了根据本专利技术实施例的在氧气环境中退火已经用于在栅极电介质和纳米线之间的界面处形成保形氧化物层的剖视图；图14是示出了根据本专利技术实施例的用于形成纳米线CMOS器件的备选开始结构的剖视图，备选开始结构包括具有由氧化物层与衬底分隔的SOI层(其中将形成纳米线和焊盘)的SOI晶片；图15是示出了根据本专利技术实施例的已经在SOI层中图案化纳米线的剖视图；图16是示出了根据本专利技术实施例的锚定焊盘(与鳍)可以如何图案化在SOI层中的三维视图；图17是示出了根据本专利技术实施例的氧化物层已经被凹陷至在晶片的第一区域I’中的纳米线下方的第一深度D1从而在氧化物层之上悬置纳米线的剖视图；图18是示出了根据本专利技术实施例的氧化物层已经被凹陷至在晶片的第二区域II’中第二深度D2的剖视图；图19是示出了根据本专利技术实施例的氧化物层已经被凹陷至在晶片的第三区域III’中第三深度D3的剖视图；图20是示出了根据本专利技术实施例的已被整形以形成圆形截面形状的纳米线的剖视图；图21是示出了根据本专利技术实施例的已悬置/整形的纳米线和焊盘的三维视图；图22是示出了根据本专利技术实施例的已经在晶片上并围绕纳米线均厚沉积保形栅极电介质的剖视图；图23是示出了根据本专利技术实施例的在晶片上并围绕纳米线的保形栅极电介质上已经均厚沉积保形栅极金属层的剖视图，其中纳米线的悬置高度确定了在纳米线上的保形栅极金属层是否与晶片上保形栅极金属层融合；图24是示出了根据本专利技术实施例的在晶片上并围绕纳米线的保形栅极金属层上已经均厚沉积保形多晶硅层的剖视图；以及图25是示出了根据本专利技术实施例的在氧气环境中退火已经被用于在栅极电介质和纳米线之间的界面处形成保形氧化物层的剖视图。具体实施方式在此提本文档来自技高网...

【技术保护点】
一种形成互补金属氧化物半导体CMOS器件的方法，所述器件包括具有不同阈值电压的多个基于纳米线的晶体管，所述方法包括如下步骤：提供晶片，所述晶片包括在衬底上的氧化物层；在所述晶片上形成纳米线和焊盘，其中所述焊盘附接至所述纳米线的相对端部并且将所述纳米线锚定至所述晶片，以及其中所述纳米线悬置在所述氧化物层上方的变化的高度处；以及通过如下方式形成至少部分地围绕每个所述纳米线的一部分的所述基于纳米线的晶体管的栅极堆叠：i)在所述纳米线周围并且在所述纳米线下方的所述晶片上沉积保形栅极电介质；ii)在所述纳米线周围并且在所述纳米线下方的所述晶片上的所述保形栅极电介质上沉积保形功函数金属，其中基于所述纳米线悬置在所述氧化物层上方的所述变化的高度而改变围绕所述纳米线沉积的保形功函数金属的量；以及iii)在所述纳米线周围并在所述纳米线下方的所述晶片上的所述保形功函数金属上沉积保形多晶硅层，其中所述纳米线的由所述栅极堆叠至少部分地围绕的所述一部分用作所述基于纳米线的晶体管的沟道区域，其中所述纳米线的从所述栅极堆叠延伸出的部分以及所述焊盘用作所述基于纳米线的晶体管的源极区域和漏极区域，以及其中所述基于纳米线的晶体管基于围绕所述纳米线沉积的所述保形功函数金属的变化的量而具有不同的阈值电压。...

【技术特征摘要】
2015.03.27 US 14/671,1731.一种形成互补金属氧化物半导体CMOS器件的方法，所述器件包括具有不同阈值电压的多个基于纳米线的晶体管，所述方法包括如下步骤：提供晶片，所述晶片包括在衬底上的氧化物层；在所述晶片上形成纳米线和焊盘，其中所述焊盘附接至所述纳米线的相对端部并且将所述纳米线锚定至所述晶片，以及其中所述纳米线悬置在所述氧化物层上方的变化的高度处；以及通过如下方式形成至少部分地围绕每个所述纳米线的一部分的所述基于纳米线的晶体管的栅极堆叠：i)在所述纳米线周围并且在所述纳米线下方的所述晶片上沉积保形栅极电介质；ii)在所述纳米线周围并且在所述纳米线下方的所述晶片上的所述保形栅极电介质上沉积保形功函数金属，其中基于所述纳米线悬置在所述氧化物层上方的所述变化的高度而改变围绕所述纳米线沉积的保形功函数金属的量；以及iii)在所述纳米线周围并在所述纳米线下方的所述晶片上的所述保形功函数金属上沉积保形多晶硅层，其中所述纳米线的由所述栅极堆叠至少部分地围绕的所述一部分用作所述基于纳米线的晶体管的沟道区域，其中所述纳米线的从所述栅极堆叠延伸出的部分以及所述焊盘用作所述基于纳米线的晶体管的源极区域和漏极区域，以及其中所述基于纳米线的晶体管基于围绕所述纳米线沉积的所述保形功函数金属的变化的量而具有不同的阈值电压。2.根据权利要求1所述的方法，进一步包括如下步骤：在氧气氛中对所述晶片退火，以在所述保形栅极电介质和所述纳米线之间的界面处形成保形氧化物层。3.根据权利要求1所述的方法，其中，所述晶片进一步包括在所述氧化物层的与所述衬底相对的侧上的绝缘体上半导体SOI层，以及其中所述方法进一步包括如下步骤：图案化所述SOI层以在所述SOI层的与所述氧化物层相对的侧上形成阶梯状表面；在所述SOI层的所述阶梯状表面上生长外延半导体材料；以及在所述SOI层的所述阶梯状表面上由所述外延半导体材料形成所述纳米线和所述焊盘；以及从所述纳米线下方移除所述SOI层，以在所述氧化物层上方的所述变化的高度处悬置所述纳米线。4.根据权利要求3所述的方法，进一步包括步骤：在所述外延半导体材料和所述SOI层中图案化鳍；以及使用刻蚀以从所述鳍相对于所述外延半导体材料选择性地移除所述SOI层，以形成悬置在所述氧化物层上方的所述纳米线。5.根据权利要求3所述的方法，其中，所述SOI层包括硅锗。6.根据权利要求3所述的方法，其中，所述外延半导体材料包括外延硅。7.根据权利要求1所述的方法，其中，所述晶片进一步包括在所述氧化物层的与所述衬底相对的侧上的SOI层，以及其中所述方法进一步包括如下步骤：图案化所述SOI层以形成所述纳米线和所述焊盘；以及在所述纳米线下方的变化的深度处凹陷所述氧化物层，以在所述氧化物层上方的所述变化的高度处悬置所述纳米线。8.根据权利要求7所述的方法，其中，所述SO...

【专利技术属性】
技术研发人员：张慎明，M·A·圭罗恩，I·劳尔，J·W·斯莱特，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：美国;US