时脉数据恢复电路模块、存储器存储装置及相位锁定方法制造方法及图纸

本发明专利技术提供一种时脉数据恢复电路模块、存储器存储装置及相位锁定方法。所述模块包括取样电路、第一逻辑电路模块、延迟电路模块、第二逻辑电路模块、频率调整电路及时脉控制电路；取样电路根据多个参考时脉来对数据信号进行取样；第一逻辑电路模块根据取样结果执行第一逻辑操作；延迟电路模块延迟第一逻辑操作的第一逻辑结果；第二逻辑电路模块根据第一逻辑结果与延迟后的第一逻辑结果执行第二逻辑操作；频率调整电路根据第二逻辑操作的结果输出频率调整信号并且时脉控制电路据以执行相位锁定。藉此，可降低所述时脉数据恢复电路模块的电路复杂度。

【技术实现步骤摘要】

本专利技术是有关于一种时脉数据恢复电路，且特别是有关于一种时脉数据恢复电路模块、存储器存储装置及相位锁定方法。
技术介绍
在信号传输系统中，传送端根据其时脉来产生数据信号并将此数据信号传送至接收端。而接收端为了正确地识别数据信号的逻辑电平，接收端必须根据与传送端的时脉同步的时脉来读取此数据信号。因此，接收端往往会使用时脉数据恢复电路(Clock and Data Recovery,简称：CDR)来恢复传送端的时脉。在某些情况下，接收端可能会检测数据信号的频率并且根据所检测到的频率来对一个参考时脉进行取样，据以执行较为精确的相位锁定。然而，利用数据信号的频率来对参考时脉进行取样会产生较大的系统功耗并且需要电路复杂度很高的电路来对取样结果进行处理，导致设计成本上升。
技术实现思路
有鉴于此，本专利技术提供一种时脉数据恢复电路模块、存储器存储装置及相位锁定方法，通过改变取样方式与对于取样结果的处理方式，可降低系统功耗、降低电路复杂度并执行精确的相位锁定。本专利技术的一范例实施例提供一种时脉数据恢复电路模块，其包括数据频率检测电路与时脉控制电路。所述数据频率检测电路包括取样电路模块、第一逻辑电路模块、延迟电路模块、第二逻辑电路模块及频率调整电路。所述取样电路模块包括多个取样电路并且用以根据多个参考时脉来对所述数据信号进行取样并且输出取样结果。所述第一逻辑电路模块电连接至所述取样电路并且用以根据所述取样结果执行第一逻辑操作并且输出第一逻辑结果。所述延迟电路模块电连接至所述第一逻辑电路模块并且用以延迟所述第一逻辑
结果并且输出延迟后的所述第一逻辑结果。所述第二逻辑电路模块电连接至所述延迟电路模块并且用以根据所述第一逻辑结果与延迟后的所述第一逻辑结果执行第二逻辑操作并且输出第二逻辑结果。所述频率调整电路电连接至所述第二逻辑电路模块并且用以根据所述第二逻辑结果输出第一频率调整信号。所述时脉控制电路电连接至所述数据频率检测电路并且用以根据所述第一频率调整信号与所述数据信号的频率来执行相位锁定。在本专利技术的一范例实施例中，所述参考时脉包括第一参考时脉、第二参考时脉及第三参考时脉，所述取样电路模块包括第一取样电路、第二取样电路及第三取样电路。所述第一取样电路用以根据所述第一参考时脉对所述数据信号进行取样并且输出第一取样结果。所述第二取样电路用以根据所述第二参考时脉对所述数据信号进行取样并且输出第二取样结果。所述第三取样电路用以根据所述第三参考时脉对所述数据信号进行取样并且输出第三取样结果。在本专利技术的一范例实施例中，所述取样结果包括第一取样结果、第二取样结果及第三取样结果，所述第一逻辑电路模块包括第一子逻辑电路与第二子逻辑电路。所述第一子逻辑电路用以根据所述第一取样结果与所述第二取样结果执行第一子逻辑操作并且输出第一子逻辑结果。所述第二子逻辑电路用以根据所述第二取样结果与所述第三取样结果执行第二子逻辑操作并且输出第二子逻辑结果。在本专利技术的一范例实施例中，所述第一逻辑结果包括第一子逻辑结果与第二子逻辑结果，所述延迟电路模块包括第一延迟电路与第二延迟电路。所述第一延迟电路用以延迟所述第一子逻辑结果并且输出第一延迟结果。所述第二延迟电路用以延迟所述第二子逻辑结果并且输出第二延迟结果。在本专利技术的一范例实施例中，所述第一逻辑结果包括第一子逻辑结果与第二子逻辑结果，延迟后的所述第一逻辑结果包括通过延迟所述第一子逻辑结果而获得的第一延迟结果与通过延迟所述第二子逻辑结果而获得的第二延迟结果，所述第二逻辑电路模块包括第三子逻辑电路与第四子逻辑电路。所述第三子逻辑电路用以根据所述第二子逻辑结果与所述第一延迟结果执行第三子逻辑操作并且输出第三子逻辑结果。所述第四子逻辑电路用以根据所述第一子逻辑结果与所述第二延迟结果执行第四子逻辑操作并且输出第四子逻
辑结果。在本专利技术的一范例实施例中，若所述第二逻辑结果符合第一条件，所述频率调整电路用以输出升频调整信号，若所述第二逻辑结果符合第二条件，所述频率调整电路用以输出降频调整信号。在本专利技术的一范例实施例中，所述时脉控制电路包括第一电荷泵、低通滤波电路及压控振荡电路。所述第一电荷泵电连接至所述数据频率检测电路并且用以根据所述第一频率调整信号输出第一频率调整电压。所述低通滤波电路电连接至所述第一电荷泵并且用以根据所述第一频率调整电压输出频率控制电压。所述压控振荡电路电连接至所述低通滤波电路并且用以根据所述频率控制电压输出反馈时脉。在本专利技术的一范例实施例中，所述时脉控制电路还包括相位检测电路与第二电荷泵。所述相位检测电路电连接至所述压控振荡电路并且用以检测所述数据信号与所述反馈时脉之间的相位差。所述第二电荷泵电连接至所述相位检测电路并且用以根据所述相位差输出第二频率调整电压。所述低通滤波电路还用以根据所述第二频率调整电压输出所述频率控制电压。在本专利技术的一范例实施例中，所述时脉控制电路还包括调变电路。所述调变电路电连接至所述相位检测电路并且用以根据所述相位差输出第一相位控制电压与第二相位控制电压。所述压控振荡电路还用以接收所述第一相位控制电压与所述第二相位控制电压并且根据所述第一相位控制电压与所述第二相位控制电压来输出所述反馈时脉。在本专利技术的一范例实施例中，所述调变电路包括相位调整电路、反相电路及相位控制电路。所述相位调整电路用以根据所述相位差输出第一相位调整信号与第二相位调整信号。所述反相电路电连接至所述相位调整电路并且用以将所述第二相位调整信号反相。所述相位控制电路电连接至所述相位调整电路与所述反相电路并且用以根据所述第一相位调整信号与反相后的所述第二相位调整信号输出所述第一相位控制电压与所述第二相位控制电压。在本专利技术的一范例实施例中，所述时脉数据恢复电路模块还包括时脉频率检测电路。所述时脉频率检测电路电连接至所述第一电荷泵。所述时脉频率检测电路用以检测反馈时脉与预设参考时脉的频率差并且根据所述频率差输出第二频率调整信号。所述第一电荷泵还用以根据所述第二频率调整信号
输出所述第一频率调整电压。所述数据频率检测电路仅在所述数据信号的频率变化量大于预设值时被启动。本专利技术的另一范例实施例提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以电连接至主机系统。所述可复写式非易失性存储器模块包括多个实体抹除单元。所述存储器控制电路单元电连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述连接接口单元包括时脉数据恢复电路模块。所述时脉数据恢复电路模块包括数据频率检测电路与时脉控制电路。所述数据频率检测电路包括取样电路模块、第一逻辑电路模块、延迟电路模块、第二逻辑电路模块及频率调整电路。所述取样电路模块包括多个取样电路并且用以根据多个参考时脉来对所述数据信号进行取样并且输出取样结果。所述第一逻辑电路模块电连接至所述取样电路并且用以根据所述取样结果执行第一逻辑操作并且输出第一逻辑结果。所述延迟电路模块电连接至所述第一逻辑电路模块并且用以延迟所述第一逻辑结果并且输出延迟后的所述第一逻辑结果。所述第二逻辑电路模块电连接至所述延迟电路模块并且用以根据所述第一逻辑结果与延迟后的所述第一逻辑结果执行第二逻辑操作并且输出第二逻辑结果。所述频率调整本文档来自技高网...

【技术保护点】
一种时脉数据恢复电路模块，其特征在于，包括：数据频率检测电路与时脉控制电路，其中所述数据频率检测电路包括：取样电路模块，包括多个取样电路并且用以根据多个参考时脉来对所述数据信号进行取样并且输出取样结果；第一逻辑电路模块，电连接至该些取样电路并且用以根据所述取样结果执行第一逻辑操作并且输出第一逻辑结果；延迟电路模块，电连接至所述第一逻辑电路模块并且用以延迟所述第一逻辑结果并且输出延迟后的所述第一逻辑结果；第二逻辑电路模块，电连接至所述延迟电路模块并且用以根据所述第一逻辑结果与延迟后的所述第一逻辑结果执行第二逻辑操作并且输出第二逻辑结果；以及频率调整电路，电连接至所述第二逻辑电路模块并且用以根据所述第二逻辑结果输出第一频率调整信号，其中所述时脉控制电路电连接至所述数据频率检测电路并且用以根据所述第一频率调整信号与所述数据信号的频率来执行相位锁定。

【技术特征摘要】
1.一种时脉数据恢复电路模块，其特征在于，包括：数据频率检测电路与时脉控制电路，其中所述数据频率检测电路包括：取样电路模块，包括多个取样电路并且用以根据多个参考时脉来对所述数据信号进行取样并且输出取样结果；第一逻辑电路模块，电连接至该些取样电路并且用以根据所述取样结果执行第一逻辑操作并且输出第一逻辑结果；延迟电路模块，电连接至所述第一逻辑电路模块并且用以延迟所述第一逻辑结果并且输出延迟后的所述第一逻辑结果；第二逻辑电路模块，电连接至所述延迟电路模块并且用以根据所述第一逻辑结果与延迟后的所述第一逻辑结果执行第二逻辑操作并且输出第二逻辑结果；以及频率调整电路，电连接至所述第二逻辑电路模块并且用以根据所述第二逻辑结果输出第一频率调整信号，其中所述时脉控制电路电连接至所述数据频率检测电路并且用以根据所述第一频率调整信号与所述数据信号的频率来执行相位锁定。2.根据权利要求1所述的时脉数据恢复电路模块，其特征在于，该些参考时脉包括第一参考时脉、第二参考时脉及第三参考时脉，所述取样电路模块包括：第一取样电路，用以根据所述第一参考时脉对所述数据信号进行取样并且输出第一取样结果；第二取样电路，用以根据所述第二参考时脉对所述数据信号进行取样并且输出第二取样结果；以及第三取样电路，用以根据所述第三参考时脉对所述数据信号进行取样并且输出第三取样结果。3.根据权利要求1所述的时脉数据恢复电路模块，其特征在于，所述取样结果包括第一取样结果、第二取样结果及第三取样结果，所述第一逻辑电路模块包括：第一子逻辑电路，用以根据所述第一取样结果与所述第二取样结果执行
\t一第一子逻辑操作并且输出第一子逻辑结果；以及第二子逻辑电路，用以根据所述第二取样结果与所述第三取样结果执行一第二子逻辑操作并且输出第二子逻辑结果。4.根据权利要求1所述的时脉数据恢复电路模块，其特征在于，所述第一逻辑结果包括第一子逻辑结果与第二子逻辑结果，所述延迟电路模块包括：第一延迟电路，用以延迟所述第一子逻辑结果并且输出第一延迟结果；以及第二延迟电路，用以延迟所述第二子逻辑结果并且输出第二延迟结果。5.根据权利要求1所述的时脉数据恢复电路模块，其特征在于，所述第一逻辑结果包括第一子逻辑结果与第二子逻辑结果，延迟后的所述第一逻辑结果包括通过延迟所述第一子逻辑结果而获得的第一延迟结果与通过延迟所述第二子逻辑结果而获得的第二延迟结果，所述第二逻辑电路模块包括：第三子逻辑电路，用以根据所述第二子逻辑结果与所述第一延迟结果执行一第三子逻辑操作并且输出第三子逻辑结果；以及第四子逻辑电路，用以根据所述第一子逻辑结果与所述第二延迟结果执行一第四子逻辑操作并且输出第四子逻辑结果。6.根据权利要求1所述的时脉数据恢复电路模块，其特征在于，若所述第二逻辑结果符合第一条件，所述频率调整电路用以输出升频调整信号，若所述第二逻辑结果符合第二条件，所述频率调整电路用以输出降频调整信号。7.根据权利要求1所述的时脉数据恢复电路模块，其特征在于，所述时脉控制电路包括：第一电荷泵，电连接至所述数据频率检测电路并且用以根据所述第一频率调整信号输出第一频率调整电压；低通滤波电路，电连接至所述第一电荷泵并且用以根据所述第一频率调整电压输出频率控制电压；以及压控振荡电路，电连接至所述低通滤波电路并且用以根据所述频率控制电压输出反馈时脉。8.根据权利要求7所述的时脉数据恢复电路模块，其特征在于，所述时脉控制电路还包括：相位检测电路，电连接至所述压控振荡电路并且用以检测所述数据信号与所述反馈时脉之间的相位差；以及第二电荷泵，电连接至所述相位检测电路并且用以根据所述相位差输出第二频率调整电压，其中所述低通滤波电路还用以根据所述第二频率调整电压输出所述频率控制电压。9.根据权利要求8所述的时脉数据恢复电路模块，其特征在于，所述时脉控制电路还包括：调变电路，电连接至所述相位检测电路并且用以根据所述相位差输出第一相位控制电压与第二相位控制电压，其中所述压控振荡电路还用以接收所述第一相位控制电压与所述第二相位控制电压并且根据所述第一相位控制电压与所述第二相位控制电压来输出所述反馈时脉。10.根据权利要求9所述的时脉数据恢复电路模块，其特征在于，所述调变电路包括：相位调整电路，用以根据所述相位差输出第一相位调整信号与第二相位调整信号；反相电路，电连接至所述相位调整电路并且用以将所述第二相位调整信号反相；以及相位控制电路，电连接至所述相位调整电路与所述反相电路并且用以根据所述第一相位调整信号与反相后的所述第二相位调整信号输出所述第一相位控制电压与所述第二相位控制电压。11.根据权利要求7所述的时脉数据恢复电路模块，其特征在于，还包括：时脉频率检测电路，电连接至所述第一电荷泵，其中所述时脉频率检测电路用以检测反馈时脉与预设参考时脉的频率差并且根据所述频率差输出第二频率调整信号，其中所述第一电荷泵还用以根据所述第二频率调整信号输出所述第一频率调整电压，其中所述数据频率检测电路仅在所述数据信号的频率变化量大于预设值
\t时被启动。12.一种存储器存储装置，其特征在于，包括：连接接口单元，用以电连接至主机系统；可复写式非易失性存储器模块，包括多个实体抹除单元；以及存储器控制电路单元，电连接至所述连接接口单元与所述可复写式非易失性存储器模块，其中所述连接接口单元包括时脉数据恢复电路模块，其中所述时脉数据恢复电路模块包括数据频率检测电路与时脉控制电路，其中所述数据频率检测电路包括：取样电路模块，包括多个取样电路并且用以根据多个参考时脉来对所述数据信号进行取样并且输出取样结果；第一逻辑电路模块，电连接至该些取样电路并且用以根据所述取样结果执行第一逻辑操作并且输出第一逻辑结果；延迟电路模块，电连接至所述第一逻辑电路模块并且用以延迟所述第一逻辑结果并且输出延迟后的所述第一逻辑结果；第二逻辑电路模块，电连接至所述延迟电路模块并且用以根据所述第一逻辑结果与延迟后的所述第一逻辑结果执行第二逻辑操作并且输出第二逻辑结果；以及频率调整电路，电连接至所述第二逻辑电路模块并且用以根据所述第二逻辑结果输出第一频率调整信号，其中所述时脉控制电路电连接至所述数据频率检测电路并且用以根据所述第一频率调整信号与所述数据信号的频率来执行相位锁定。13.根据权利要求12所述的存储器存储装置，其特征在于，该些参考时脉包括第一参考时脉、第二参考时脉及第三参考时脉，所述取样电路模块包括：第一取样电路，用以根据所述第一参考时脉对所述数据信号进行取样并且输出第一取样结果；第二取样电路，用以根据所述第二参考时脉对所述数据信号进行取样并且输出第二取样结果；以及第三取样电路，用以根据所述第三参考时脉对所述数据信号进行取样并且输出第三取样结果。14.根据权利要求12所述的存储器存储装置，其特征在于，所述取样结果包括第一取样结果、第二取样结果及第三取样结果，所述第一逻辑电路模块包括：第一子逻辑电路，用以根据所述第一取样结果与所述第二取样结果执行第一子逻辑操作并且输出第一子逻辑结果；以及第二子逻辑电路，用以根据所述第二取样结果与所述第三取样结果执行第二子逻辑操作并且输出第二子逻辑结果。15.根据权利要求12所述的存储器存储装置，其特征在于，所述第一逻辑结果包括第一子逻辑结果与第二子逻辑结果，所述延迟电路模块包括：第一延迟电路，用以延迟所述第一子逻辑结果并且输出第一延迟结果；以及第二延迟电路，用以延迟所述第二子逻辑结果并且输出第二延迟结果。16.根据权利要求12所述的存储器存储装置，其特征在于，所述第一逻辑结果包括第一子逻辑结果与第二子逻辑结果，延迟后的所述第一逻辑结果包括通过延迟所述第一子逻辑结果而获得的第一延迟结果与通过延迟所述第二子逻辑结果而获得的第二延迟结果，所述第二逻辑电路模块包括：第三子逻辑电路，用以根据所述第二子逻辑结果与所述第一延迟结果执行一第三子逻辑操作并且输出第三子逻辑结果；以及第四子逻辑电路，用以根据所述第一子逻辑结果与所述第二延迟结果执行一第四子逻辑操作并且输出第四子逻辑结果。17.根据权利要求12所述的存储器存储装置，其特征在于，若所述第二逻辑结果符合第一条件，所述频率调整电路用以输出升频调整信号，若第二逻辑结果符合第二条件，所述频率调整电路用以输出降频调整信号。18.根据权利要求12所述的存储器存储装置，其特征在于，所述时脉控制电路包括：第一电荷泵，电连接至所述数据频率检测电路并且用以根据所述第一频率调整信号输出第一频率调整电压；低通滤波电路，电连接至所述第一电荷泵并且用以根据所述第一频率调整电压输出频率控制电压；以及压控振荡电路，电连接至所述低通滤波电路并且用以根据所述频率控制电压输出反馈时脉。19.根据权利要求18所述的存储器存储装置，其特征在于，所述时...

【专利技术属性】
技术研发人员：陈维咏，廖宇强，
申请(专利权)人：群联电子股份有限公司，
类型：发明
国别省市：中国台湾;71