一种高速收发器制造技术

本发明专利技术一种高速收发器,具有低功耗、小尺寸、易配置、高效率等优点，大大降低通信成本。本发明专利技术包括FPGA、发送器通道和接收器通道；发送器通道由物理编码子层与物理介质附加子层组成，接收器通道也由物理编码子层与物理介质附加子层组成；发送器通道和接收器通道的物理编码子层包括相位补偿FIFO、字节串行器、8B/10B编码器、字对齐器、速率匹配FIFO、8B/10B解码器、字节解串器、字节排序器、相位补偿FIFO，发送器通道和接收器通道的物理介质附加子层包括I/O缓冲器的模拟电路、CDR、串行器/解串器；CDR包括相位锁定控制器、相位差值器、相位检测器、相位分频器，相位锁定控制器的信号输出端与相位差值器的信号输入端相连；发送器通道和接收器通道与FPGA相连。

【技术实现步骤摘要】

本专利技术属于数字系统
，具体地涉及一种高速收发器。
技术介绍
随着技术的不断发展，高速串行I／O技术取代传统并行I／O技术已经成为当前趋势。并行总线接口速度最快为ATA7的133MB／s，2003年发布SATAl.0规格提供的传输率就已经达到了150MB／s，SATA3.0理论速度更是达到了600MB／s的速度，设备工作在高速时，并行总线容易遭受干扰和串扰，使得布线相当复杂。而串行收发器的运用能简化布局设计，减少连接器数量。在具有相同的总线频宽时，串行接口的功耗也比并行端口小。并且设备工作模式从并行传输转变为串行传输，串行的速度就可以随着频率的提高而成倍的提高。基于目前FPGA具有嵌入式Gb速率级别以及低功耗架构优点，它能使得设计师利用高效率的EDA工具快速解决协议和速率的变化问题。随着FPGA的广泛应用，收发器整合在FPGA中，成为解决设备传输速度问题的一个有效办法。
技术实现思路
本专利技术就是针对上述问题，提供一种高速收发器；本专利技术具有低功耗、小尺寸、易配置、高效率等优点，减少了所需的传输信道和器件引脚数目，从而大大降低通信成本。为实现本专利技术的上述目的，本专利技术采用如下技术方案。本专利技术一种高速收发器，包括FPGA、发送器通道和接收器通道；所述发送器通道由物理编码子层与物理介质附加子层组成，所述接收器通道也由物理编码子层与物理介质附加子层组成；其结构要点是：所述发送器通道和接收器通道的物理编码子层包括相位补偿FIFO、字节串行器、8B/10B编码器、字对齐器、速率匹配FIFO、8B/10B解码器、字节解串器、字节排序器、相位补偿FIFO，所述发送器通道和接收器通道的物理介质附加子层包括I/O缓冲器的模拟电路、CDR、串行器/解串器；所述CDR包括相位锁定控制器、相位差值器、相位检测器、相位分频器，所述相位锁定控制器的信号输出端与相位差值器的信号输入端相连；所述发送器通道和接收器通道与FPGA相连。作为本专利技术的一种优选方案，所述解串器采用CDR上的高速恢复时钟。本专利技术的有益效果是。本专利技术提供一种高速收发器，高速收发器使大量数据点对点进行传输成为可能，这种串行通信技术充分利用传输媒体的信道容量，与以往并行数据总线相比，减少了所需的传输信道和器件引脚数目，从而大大降低通信成本。本专利技术的收发器具备低功耗、小尺寸、易配置、高效率等优点，以使其容易集成到总线系统中。在高速串行数据传输协议中，收发器的性能对总线接口传输速率起着决定性的作用，也在一定程度上影响了该种总线接口系统的性能。本专利技术解析了高速收发器模块在FPGA平台上的实现，也为各种高速串行协议的实现提供了有益的参考。附图说明图1是本专利技术一种高速收发器的体系结构图。图2是本专利技术一种高速收发器的CDR结构图。具体实施方式参见图1和图2所示，本专利技术一种高速收发器，包括FPGA、发送器通道和接收器通道；所述发送器通道由物理编码子层与物理介质附加子层组成，所述接收器通道也由物理编码子层与物理介质附加子层组成；其结构要点是：所述发送器通道和接收器通道的物理编码子层包括相位补偿FIFO、字节串行器、8B/10B编码器、字对齐器、速率匹配FIFO、8B/10B解码器、字节解串器、字节排序器、相位补偿FIFO，所述发送器通道和接收器通道的物理介质附加子层包括I/O缓冲器的模拟电路、CDR、串行器/解串器；所述CDR包括相位锁定控制器、相位差值器、相位检测器、相位分频器，所述相位锁定控制器的信号输出端与相位差值器的信号输入端相连；所述发送器通道和接收器通道与FPGA相连。如图2所示，所述相位锁定控制器的信号输出端与相位差值器的信号输入端相连，所述相位差值器的输出端分为高速CLK和低速CLK，所述低速CLK通过分频器输出，所述相位插值器输出时钟采样信号传给相位检测器，所述相位检测器的信号输出端再与相位插值器相连。所述解串器采用CDR上的高速恢复时钟。所述8B/10B编码器接收8位数据和1位控制码，将其转化为10位编码组。编码器一方面可以使数据传输相等数目的0和1，最多5个全0或全1，提供了很好的直流平衡，并有很好的跳变密度，有利于提高传输的可靠性，从而减少码间干扰，以便接收器在收到的数据流上锁定相位；另一方面可以为数据提供特定的能更好识别边界的码型，即在数据流中建立字边界，接收器可以利用特定的码型划分字节。所述字节串行器对来自相位补偿FIFO模块的并行数据位宽进行平分。首先转发有效低字节，然后转发有效高字节。在维持系统传输数据速率的同时降低了系统传输时钟速率，即在满足最大FPGA架构频率限制的同时，实现使发送通道在更高的数据速率下运行。所述相位补偿FIFO对低速并行时钟与FPGA架构高速接口时钟之间的相位差异进行补偿，是一种浅FIFO，补偿FIFO内核和收发器PCS之间时钟的相位差。所述解串器与发送器字节串行器相对应，它将接收到的串行数据转换为8位或10位并行数据。解串器采用CDR上的高速恢复时钟，运行在串行数据速率一半的频率。所述8B／10B解码器接收10位数据，并将其解码成一个8位数据和一个1位控制标识符。采用两个8B／10B解码器，探测不正确编码码组，探测奇偶校验错误，可被旁路。可以理解的是，以上关于本专利技术的具体描述，仅用于说明本专利技术而并非受限于本专利技术实施例所描述的技术方案，本领域的普通技术人员应当理解，仍然可以对本专利技术进行修改或等同替换，以达到相同的技术效果；只要满足使用需要，都在本专利技术的保护范围之内。本文档来自技高网...

【技术保护点】
一种高速收发器，包括FPGA、发送器通道和接收器通道；所述发送器通道由物理编码子层与物理介质附加子层组成，所述接收器通道也由物理编码子层与物理介质附加子层组成；其特征在于：所述发送器通道和接收器通道的物理编码子层包括相位补偿FIFO、字节串行器、8B/10B编码器、字对齐器、速率匹配FIFO、8B/10B解码器、字节解串器、字节排序器、相位补偿FIFO，所述发送器通道和接收器通道的物理介质附加子层包括I/O缓冲器的模拟电路、CDR、串行器/解串器；所述CDR包括相位锁定控制器、相位差值器、相位检测器、相位分频器，所述相位锁定控制器的信号输出端与相位差值器的信号输入端相连；所述发送器通道和接收器通道与FPGA相连。

【技术特征摘要】
1.一种高速收发器，包括FPGA、发送器通道和接收器通道；所述发送器通道由物理编码子层与物理介质附加子层组成，所述接收器通道也由物理编码子层与物理介质附加子层组成；其特征在于：所述发送器通道和接收器通道的物理编码子层包括相位补偿FIFO、字节串行器、8B/10B编码器、字对齐器、速率匹配FIFO、8B/10B解码器、字节解串器、字节排序器、相位补偿FIF...

【专利技术属性】
技术研发人员：褚秀清，
申请(专利权)人：褚秀清，
类型：发明
国别省市：辽宁;21