存储元件及其制造方法技术

本发明专利技术提供一种存储元件及其制造方法，存储元件包括：多条位线、多个电容器、多个接触插塞以及多个半导体层。所述位线位于衬底上。所述电容器位于所述位线之间的所述衬底上。所述接触插塞位于所述电容器与所述衬底之间。所述半导体层位于所述接触插塞与所述衬底之间。从而可降低存储节点接触窗与有源区之间的电阻值，以提高存储元件的操作速度。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件及其制造方法，尤其涉及一种存储元件及其制造方法。
技术介绍
一般而言，存储元件中常利用掺杂多晶硅(Doped Poly)填入存储节点接触窗(Storage Node Contact)中，以电性连接存储电容(Storage Capacitor)与有源区(Active Area，AA)。但随着科技日新月异，提高存储元件的积集度且缩小关键尺寸已然逐渐成为一种趋势。因此，在存储元件的积集度提高与关键尺寸缩小的情况下，存储元件中的接触窗尺寸也逐渐缩小，其导致存储元件中的存储节点接触窗与有源区之间的接触电阻增加，产生较慢的电阻-电容延迟(RC Delay)，进而影响所述存储元件的操作速度。因此，如何降低存储节点接触窗与有源区之间的电阻值，以提高存储元件的操作速度将变成相当重要的一门课题。
技术实现思路
本专利技术提供一种存储元件及其制造方法，其可降低存储节点接触窗与有源区之间的电阻值，以提高存储元件的操作速度。本专利技术提供一种存储元件包括：多条位线、多个电容器、多个接触插塞以及多个半导体层。所述位线位于衬底上。所述电容器位于所述位线之间的所述衬底上。所述接触插塞位于所述电容器与所述衬底之间。所述半导体层位于所述接触插塞与所述衬底之间。所述半导体层的材料包括硅锗(SiGe)、碳化硅(SiC)或其组合。在本专利技术的一实施例中，所述半导体层的厚度为5nm至30nm。在本专利技术的一实施例中，所述接触插塞的材料包括钨(W)。在本专利技术的一实施例中，还包括多个阻障层位于所述接触插塞与所述半导体层之间。所述阻障层的材料包括钛(Ti)、氮化钛(TiN)或其组合。在本专利技术的一实施例中，还包括多个隔离结构，位于所述位线下方的所述衬底中。本专利技术提供一种存储元件的制造方法，其步骤如下。在衬底上形成多条位线。进行选择性外延生长工艺，以在所述位线之间的所述衬底上形成多个半导体层，其中所述半导体层的材料包括硅锗、碳化硅或其组合。所述位线之间的所述半导体层上形成多个接触插塞。在所述接触插塞上形成多个电容器。本专利技术提供另一种存储元件的制造方法，其步骤如下。在衬底上形成多条位线。在所述衬底上共形形成半导体层。所述半导体层覆盖所述位线的表面，其中所述半导体层的材料包括硅锗、碳化硅或其组合。进行回蚀刻工艺，移除部分所述半导体层，以暴露所述位线的顶面。所述位线之间的所述半导体层上形成多个接触插塞。在所述接触插塞上形成多个电容器。在本专利技术的一实施例中，所述半导体层的厚度为5nm至30nm。在本专利技术的一实施例中，所述接触插塞的材料包括钨。在本专利技术的一实施例中，在形成所述接触插塞之前，还包括在所述半导体层上形成多个阻障层，其中所述阻障层的材料包括钛、氮化钛或其组合。基于上述，本专利技术利用选择性外延生长工艺，在位线之间的衬底上形成多个半导体层，或是在位线之间的衬底上共形形成半导体层。所述半导体层的材料可例如是可例如是低电阻值的硅锗、碳化硅或其组合。相较于现有技术中的掺杂多晶硅，本专利技术的半导体层可降低存储节点接触窗与有源区之间的电阻值，产生较快的电阻-电容延迟，进而提升所述存储元件的操作速度。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1A至图1F为本专利技术的第一实施例的存储元件的制造流程的剖面示意图；图2A至图2G为本专利技术的第二实施例的存储元件的制造流程的剖面示意
图。附图标记说明：10：开口；100：衬底；101：隔离结构；102：位线；104：栅介电层；106：导体层；108、120：阻障层；110：导体层；112：顶盖层；114、128：介电层；116：间隙壁；118：半导体层；118a：半导体结构；122：接触插塞；124：电容器；124a：下电极；124b：介电层；124c：上电极；126：保护层。具体实施方式图1A至图1F为本专利技术的第一实施例的存储元件的制造流程的剖面示意图。请参照图1A，本专利技术的第一实施例提供一种存储元件的制造方法，其步骤如下。首先，提供衬底100(可例如是有源区)。在本实施例中，衬底100可例如为半导体衬底、半导体化合物衬底或是绝缘层上有半导体衬底(SOI)。接着，在衬底100上形成多条位线102，相邻位线102之间具有开口10。详细地说，位线102由栅介电层104、导体层106、阻障层108、导体层110、顶盖层112以及介电层114依序堆叠而成。在本实施例中，栅介电层104的
材料可例如是氧化硅，其形成方法可例如是化学气相沉积法、热氧化法等。导体层106的材料可例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可例如是化学气相沉积法。阻障层108的材料可例如是钛(Ti)、氮化钛(TiN)或其组合，其形成方法可例如是化学气相沉积法。导体层110的材料可例如是钨(W)，其形成方法可例如是物理气相沉积法。顶盖层112的材料可例如是氮化硅，其形成方法可例如是化学气相沉积法。介电层114的材料可例如是氧化硅，其形成方法可例如是化学气相沉积法、热氧化法等。位线102的两侧具有间隙壁116。间隙壁116的材料可例如是氧化硅、氮化硅或其组合，其形成方法为本领域技术人员所公知，在此便不再详述。此外，本实施例还包括在位线102下方的衬底100中形成隔离结构101。所述隔离结构101的材料可例如是掺杂或未掺杂的氧化硅、高密度电浆氧化物、氮氧化硅、旋涂式氧化硅、低介电常数介电材料或其组合。隔离结构101可例如是浅沟渠隔离结构。请参照图1B，进行选择性外延生长(SEG)工艺，以在开口10中形成半导体层118。详细地说，由于选择性外延生长工艺仅会在被暴露的衬底100的表面上进行，因此，半导体层118仅位于位线102之间的衬底100上。在本实施例中，半导体层118的材料可例如是硅锗(SiGe)、碳化硅(SiC)或其组合。半导体层118的厚度可介于5nm至30nm之间。以硅锗为例，由于硅锗的电阻值小于掺杂多晶硅的电阻值，因此，本实施例将具有硅锗的半导体层118填入开口10中，其可降低后续接触插塞122与衬底100(可例如是有源区)之间的电阻值，产生较快的电阻-电容延迟，进而提升所述存储元件的操作速度。在另一实施例中，在形成半导体层118之前，也可在衬底100上形成掺杂多晶硅层(未示出)，使得所述掺杂多晶硅层位于衬底100与后续形成的半导体层118之间。请参照图1B与图1C，在开口10中共形地形成阻障层120，阻障层120覆盖半导体层118的表面。在本实施例中，阻障层120的材料可例如是钛(Ti)、氮化钛(TiN)或其组合，其厚度可介于5nm至30nm之间，其形成方法可例如是物理气相沉积法。接着，请参照图1C与图1D，在开口10中形成接触插塞122。详细来说，在衬底100上形成导体材料层(未示出)，导体材料层填入开口10中。导体
材料层的材料可包括金属，所述金属可例如是钨，其形成方法可例如是物理气相沉积法。之后，利用化学机械研磨法(CMP)移除介电层114表面上的导体材料层，以在开口10中形成接触插塞122。在本实施例中，每一开口10中的接触插塞122以及阻障层120可视为存储节点接触窗，其可用以电性连接衬底100(可例如是有源区)、半导体层118以及后续形成的电本文档来自技高网...

【技术保护点】
一种存储元件，其特征在于，包括：多条位线，位于衬底上；多个电容器，位于所述位线之间的所述衬底上；多个接触插塞，位于所述电容器与所述衬底之间；以及多个半导体层，位于所述接触插塞与所述衬底之间，所述半导体层的材料包括硅锗、碳化硅或其组合。

【技术特征摘要】
1.一种存储元件，其特征在于，包括：多条位线，位于衬底上；多个电容器，位于所述位线之间的所述衬底上；多个接触插塞，位于所述电容器与所述衬底之间；以及多个半导体层，位于所述接触插塞与所述衬底之间，所述半导体层的材料包括硅锗、碳化硅或其组合。2.根据权利要求1所述的存储元件，其特征在于，所述半导体层的厚度为5nm至30nm。3.根据权利要求1所述的存储元件，其特征在于，所述接触插塞的材料包括钨。4.根据权利要求1所述的存储元件，其特征在于，还包括多个阻障层位于所述接触插塞与所述半导体层之间，所述阻障层的材料包括钛、氮化钛或其组合。5.根据权利要求1所述的存储元件，其特征在于，还包括多个隔离结构，位于所述位线下方的所述衬底中。6.一种存储元件的制造方法，其特征在于，包括：在衬底上形成多条位线；进行选择性外延生长工艺，以在所述位线之间的所述衬底上形成多个半导体层，所述半导体层的材料...

【专利技术属性】
技术研发人员：朴哲秀，江明崇，董大卫，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71