制造半导体器件的方法和半导体产品技术

一种制造半导体产品的方法，包括：从前表面处理包括设置在晶片的衬底(100)中的相邻于前表面的结构的半导体晶片(10)，以及形成埋置在设置在晶片前表面上的介电层(111)中的至少一种配线(110)。半导体晶片在其前表面处安装至载体晶片(120)，使得可以从晶片背侧去除材料以减薄半导体晶片。背侧处理半导体晶片包括：从晶片背侧形成注入部；形成深沟槽(132a，132b)以将该结构与晶片中的其他结构隔离；形成硅通孔(134)以接触晶片前侧上的结构；以及形成本体接触部(131)。可以在同一晶片中产生数个器件。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及制造半导体器件的方法，所述方法从第一表面处理半导体晶片，并且使用半导体晶片所附接的载体晶片来从其第二表面处理半导体晶片。本专利技术还涉及可以根据本专利技术来制造的半导体产品。
技术介绍
半导体晶片被用来制造半导体器件，包括针对高压或功率应用而设计的双极晶体管和MOS晶体管。根据常规制造工艺，掺杂区和隔离区均从半导体晶片的一侧处理。高压MOS晶体管的典型示例是如图1中所示的侧向扩散MOS晶体管(LDMOS)，其构成简述如下。提供了设置在半导体晶片9中的半导体衬底90，半导体晶片9包括：形成LDMOS晶体管81的沟道的阱掺杂区86，形成漂移区的掺杂区域85。在半导体衬底90上的栅极氧化物上设置有栅电极88。掺杂区78建立LDMOS晶体管的源极，并且掺杂区79建立LDMOS晶体管的漏极。提供了一个或更多个介电层91，以在半导体衬底90的表面90a上建立预介电层和金属间介电层。介电层91埋置有一个或更多个金属配线层89。配线接触掺杂区和栅电极，以将信号和/或电流传输到漏极掺杂区和源极掺杂区中，以及从漏极掺杂区和源极掺杂区传输信号和/或电流，并且将控制信号传输至栅电极。例如，漏电极连接至配线层部885。栅电极连接至配线层部888。相邻于晶片9的表面90a可得到来自两个配线层的信号。焊盘96在介电层91的顶表面处提供金属连接，使得信号或高压可输出至器件外部，或者器件外部可得到漏电流，使得器件可连接至外部电路。钝化部92覆盖器件的除了焊盘区域之外的顶侧。包围LDMOS的隔离区(例如，深沟槽隔离部99)将晶体管与集成在晶片中的其他器件和结构隔离。晶片可以包括其他功率器件或包括p沟道晶体管和n沟道晶体管的CMOS电路80。CMOS电路可以包括阱掺杂区83、源极/漏极掺杂区84、以及包括栅极氧化物的栅电极87。CMOS晶体管可以通过浅沟槽82隔离。CMOS电路连接至配线层89，以接收并且输出可以用来控制LDMOS器件的操作的信号。这样的高压LDMOS晶体管对于源电极可以在约0V(伏特)下操作，并且在漏电极处在约40V至100V下操作，使得针对高击穿电压设计的晶体管在深深地延伸到衬底中的操作期间会产生大的耗尽区。这样的耗尽区可以造成会使晶体管的性能劣化的寄生电容和漏电流的问题。常规制造工艺采用包括埋置绝缘区98(例如，使晶片的有源区与晶片的在埋置氧化物下方的其他部分隔离的埋置氧化物)的绝缘体上硅(SOI)衬底。晶体管的有源区域的衬底的厚度在SOI衬底上受到限制。然而，绝缘体上硅衬底的使用使制造复杂并且成本昂贵。此外，埋置氧化物层的低的热导率使得在操作期间难以将热从高压晶体管去除。使用根据常规方法的SOI衬底来制造垂直高压晶体管是困难的，这是因为连接至下电极会是困难的，并且垂直高压晶体管难以与横向晶体管集成。因此，期望提供一种方法来制造较不复杂的高压和/或功率器件，产生具有可预测参数并且不太昂贵的器件。
技术实现思路
根据本公开内容的一个方面，一种制造半导体器件的方法包括根据权利要求1所述的特征。根据本公开内容的另一方面，一种半导体产品包括根据权利要求12所述的特征。根据所公开的方法，将半导体晶片安装至载体晶片然后翻转，使得半导体晶片可以从后面或背表面上的后面或背侧减薄，所述半导体晶片包括在半导体晶片前侧上的具有配线位置的结构，以及已经设置在晶片上的介电层。这使得能够产生避免过大寄生电容的相对薄的衬底，即使当晶体管在高压下操作时亦如此。此外，薄的衬底使得能够从背侧进行处理，例如产生掺杂区域以进一步提高晶体管的特性。另外，可以在晶片背侧上产生另一配线层，以接触衬底并且向元件提供通过硅通孔(TSV)可从晶片的背侧通向前侧的电路径。背侧金属接触部和TSV实现对于电路配线的附加的灵活性。本实施方案的前述一般描述和下面的详细描述旨在提供对框架的概述用于理解本公开内容的本质和特征。包括附图以提供对所公开实施方案的进一步理解。附图示出各种实施方案，并且与说明书一起用于解释所公开概念的原理和操作。类似地，附图的不同图中的相同或相应的元件用相同的附图标记表示。附图说明在附图中：图1示出了常规LDMOS晶体管；图2A至图2J示出了根据一个实施方案的制造LDMOS晶体管的工艺步骤；图3示出了描述在晶片上制造一个或更多个晶体管的方法的工艺流程的图；图4A至图4B示出了描述制造一个或更多个晶体管的方法的更详细的工艺流程的图；图5示出了根据使用沉降掺杂和背侧连接的一个实施方案的LDMOS晶体管；图6示出了根据使用场板的一个实施方案的LDMOS晶体管；图7示出了根据一个实施方案的超级结侧向扩散MOS晶体管；图8示出了根据一个实施方案的垂直双扩散MOS晶体管；图9示出了根据一个实施方案的垂直绝缘栅双极晶体管；图10示出了根据一个实施方案的垂直双极晶体管。具体实施方式根据图2A至图2J中所示的实施方案，包括LDMOS晶体管的预制部的第一或半导体晶片附接至第二或载体晶片，使得包括LDMOS晶体管部的半导体晶片的前侧面对载体晶片。接着从半导体晶片的背侧处理半导体晶片和载体晶片的复合晶片布置。具体地，去除后面或背侧上的第一晶片的半导体材料，使得晶片显著减薄。接着，从背侧执行数个处理步骤以完成晶体管器件，包括掺杂、注入、沟槽蚀刻、沉积隔离层以填充沟槽并且隔离晶体管，蚀刻通孔并且沉积传导层如金属层，以提供与晶片背侧的有源区域的接触，并且提供与前侧上的配线层的接触。具体地，图2A示出了包括例如包括LDMOS晶体管201的预制部的p型硅的半导体衬底100的第一晶片10。也可以使用n型硅晶片。也可以是生长在硅衬底上的外延层100。外延层可以是n型或p型硅或未掺杂硅。在如结合图1所述从前侧100a接入第一晶片时已经制造了衬底100中所示的掺杂区域104、105和浅沟槽隔离部(STI)101。第一晶片10还包括CMOS电路200，其包括p沟道MOS晶体管和n沟道MOS晶体管。介电层111设置在第一晶片的前侧100a上，介电层111的顶部被形成顶表面112a的钝化层112覆盖。配线110埋置在介电层111中。虽然区域201包括一个或更多个高功率和/或高压器件例如LDMOS晶体管，但是区域200也包括一个或更多个低压晶体管例如CMOS电路。第一晶片10的平坦化顶表面112a待通过在140处描述的接合操作而连接至载体晶片120。在介电层111的顶表面上没有形成接合焊盘。根据本领域技术人员通常熟知的处理步骤来在介电层111的表面处进行载体晶片600与第一晶片10之间的连接，以实现晶片10与120之间的永久接合。载体晶片120也可以是半导体晶片，但比包括掺杂区域的器件晶片便宜得多。下面描述接合过程的一个示例。钝化层112可以是数个层的组合。钝化层112的最终的顶层可以是可以通过PECVD沉积的氮化硅和/或氮氧化硅。接着，可以在钝化层112的顶部上沉积接合氧化物。接合氧化物(图2A中未示出)可以通过PECVD作为TEOS二氧化硅沉积在氮化硅或氮氧化硅的顶部上。接着，可以执行化学机械抛光(CMP)以平坦化接合氧化物的表面并且确保其足够的平坦度。可以应用PECVD TEOS沉积和CMP的顺序步骤以实现所需平坦度。接着，通过具有惰性气体的等离子体来活化接合氧化物的表面。本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，其包括：提供具有半导体衬底(100)、第一表面(100a)、以及第二表面(100c)的半导体晶片(10)，所述第一表面和所述第二表面设置在所述衬底的相反面上；在所述第一表面(100a)处处理所述半导体晶片，其包括：形成设置在所述衬底中的相邻于所述第一表面的至少一个掺杂区；形成至少一个介电层(111)并且形成至少一种配线(110)，所述至少一个介电层设置在所述第一表面上，并且所述至少一种配线埋置在所述至少一个介电层中；提供载体晶片(120)并且将所述载体晶片(120)附接至所述半导体晶片(10)，使得所述半导体晶片的所述第一表面面向所述载体晶片；在所述第二表面(100c)处处理所述半导体晶片，其包括：通过从所述衬底的所述第二表面去除材料来减薄(141)所述半导体晶片；在所述衬底中形成从减薄的第二表面(100b)延伸至所述配线的至少一个通孔(148，148)；以及形成耦接至所述配线并且穿过所述至少一个通孔延伸至所述半导体晶片的所述减薄的第二表面的导电路径。

【技术特征摘要】
【国外来华专利技术】2014.02.28 EP 14157287.51.一种制造半导体器件的方法，其包括：提供具有半导体衬底(100)、第一表面(100a)、以及第二表面(100c)的半导体晶片(10)，所述第一表面和所述第二表面设置在所述衬底的相反面上；在所述第一表面(100a)处处理所述半导体晶片，其包括：形成设置在所述衬底中的相邻于所述第一表面的至少一个掺杂区；形成至少一个介电层(111)并且形成至少一种配线(110)，所述至少一个介电层设置在所述第一表面上，并且所述至少一种配线埋置在所述至少一个介电层中；提供载体晶片(120)并且将所述载体晶片(120)附接至所述半导体晶片(10)，使得所述半导体晶片的所述第一表面面向所述载体晶片；在所述第二表面(100c)处处理所述半导体晶片，其包括：通过从所述衬底的所述第二表面去除材料来减薄(141)所述半导体晶片；在所述衬底中形成从减薄的第二表面(100b)延伸至所述配线的至少一个通孔(148，148)；以及形成耦接至所述配线并且穿过所述至少一个通孔延伸至所述半导体晶片的所述减薄的第二表面的导电路径。2.根据权利要求1所述的方法，其中所述形成导电路径的步骤包括：使用导电材料(134)或使用金属填充物来填充所述至少一个通孔；或者形成在所述至少一个通孔中延伸的接合配线，以电接触所述配线；以及建立从所述配线至设置在所述半导体晶片的所述减薄的第二表面处的部件(138)的电接触。3.根据权利要求1或2所述的方法，还包括：在所述衬底中形成从所述减薄的第二表面延伸的至少一个深沟槽(146a，146b)，并且使用绝缘材料(132)填充所述至少一个深沟槽，以在所述至少一个掺杂区与包括不同于所述至少一个掺杂区的掺杂区(103)的另一半导体器件(200)之间形成阻挡部。4.根据权利要求3所述的方法，还包括：在将所述半导体晶片附接至所述载体晶片的步骤之前，在所述衬底中形成从所述第一表面(100a)延伸的至少一个浅沟槽；以及使用绝缘材料(101a，101b，101c)来填充所述至少一个浅沟槽，其中形成所述至少一个深沟槽的步骤包括形成从所述减薄的第二表面(100b)向填充在所述至少一个浅沟槽中的所述绝缘材料(101a，101b)延伸的所述至少一个深沟槽。5.根据权利要求1至4中任一项所述的方法，还包括：形成设置在所述半导体晶片的所述第一表面(100a)处的具有源极掺杂区、漏极掺杂区、漂移区(104)、本体区、以及栅电极(107)的侧向扩散MOS晶体管，其中所述至少一个掺杂区是所述源极掺杂区和所述漏极掺杂区中之一；在所述半导体晶片的所述减薄的第二表面(100b)处形成掺杂区(131)以接触所述本体区；以及在所述半导体晶片的所述减薄的第二表面处形成金属接触部(135)以接触所述掺杂区。6.根据权利要求5所述的方法，还包括：在所述半导体晶片的所述减薄的第二表面处形成场板(650)，包括：在所述半导体晶片的所述减薄的第二表面上形成介电层(644)；以及在所述介电层上形成传导层(650)；以及将所述传导层(650)电连接至所述源极掺杂区或外部电势。7.根据权利要求1至6中任一项所述的方法，还包括：在将所述载体晶片附接至所述半导体晶片的步骤之前，形成穿过所述半导体晶片的所述第一表面的深阱掺杂结构，所述深阱掺杂结构包括具有不同深度的多个掺杂区(656a、656b、656c、660a、660b、660c)；从所述半导体晶片的所述减薄的第二表面(600b)形成金属化部(662，658)，以接触所述深阱掺杂结构的所述多个掺杂区中的至少一个(660c，656c)。8.根据权利要求1至7中任一项所述的方法，还包括：形成具有源极掺杂区(705)、漏极掺杂区(731)、本体区(704)、漂移区(702)以及栅电极(706)的垂直双扩散MOS晶体管和/或垂直沟槽MOS晶体管，其中所述源极掺杂区和所述本体区以及所述栅电极形成在所述半导体晶片的所述第一表面处，以及所述漏极掺杂区(731)形成在所述半导体晶片的所述减薄的第二表面(100b)处，具有与所述漂移区(702)相同的掺杂剂极性；以及在所述半导体晶片的所述减薄的第二表面处形成金属层(735)以建立漏极接触部。9.根据权利要求1至8中任一项所述的方法，还包括：形成具有发射极掺杂区(805)、集电极掺杂区(831)、基极掺杂区(804)、漂移区(802)以及栅电极(806)的垂直绝缘双极晶体管，其中所述发射极掺杂区和所述基极掺杂区以及所述栅电极形成在所述半导体晶片的所述第一表面处，以及所述集电极掺杂区(831)形成在所述半导体晶片的所述减薄的第二表面处，具有与所述漂移区(802)相反的掺杂剂极性；以及在所述半导体晶片的所述减薄的第二表面(100b)处形成金属层(835)以建立集电极接触部。10.根据权利要求1至9中任一项所述的方法，还包括：形成具有发射极掺杂区(903)、集电极掺杂区(902)以及基极掺杂区(904)的垂直NPN或PNP双极晶体管，其中所述发射极掺杂区和所述基极掺杂区形成在所述半导体晶片的所述第一表面处，以及所述集电极掺杂区(902)形成在所述半导体晶片的所述减薄的第二表面(100b)处；以及在所述半导体晶片的所述减薄的第二表面处形成金属层(935)以建立集电极接触部。11.根据权利要求1至10中任一项所述的方法，还包括：形成具有以彼此相邻的交替顺序设置的建立漂移区的多个n掺杂区(608)和p掺杂区(609)的超级结侧向扩散MOS晶体管，其中所述多个n掺杂区和p掺杂区形成在所述半导体晶片的所述第一表面处，并且其中所述减薄所述半导体晶片的步骤包括从所述半导体晶片的所述第二表面去除材料至使得所述多个n掺杂区和p掺杂区到达所述半导体晶片的所述减薄的第二表面(100b)的程度。12.一种半导体产品，包...

【专利技术属性】
技术研发人员：格哈德·施皮茨尔施佩格，卡斯滕·施密特，
申请(专利权)人：勒丰德里有限公司，
类型：发明
国别省市：意大利;IT