本发明专利技术提供一种能够使在多个电阻元件被串联连接的串联电阻部的一端流动的电流与在另一端流动的电流有效地相等的半导体装置。半导体装置(10)包括：电阻部(30)，其包括与外周接触地配置的第一端子(34A)和第二端子(34B)以及多个电阻元件被串联连接而成的串联电阻部，其中，串联电阻部的一端与第一端子(34A)连接，所述串联电阻部的另一端与第二端子(34B)连接；以及电流调整部，其具备对串联电阻部供给电流的电流源，该电流调整部与电阻部邻接地配置，并且被配置于第一端子(34A)和电流调整部沿着电阻部(30)的外周的距离与第二端子(34B)和电流调整部沿着电阻部(30)的外周的距离相等的位置上。
【技术实现步骤摘要】
本专利技术涉及半导体装置。
技术介绍
例如，在AD(Analog-Digital：模拟-数字)转换器以及DA转换器等中使用电阻分压电路，该电阻分压电路具备多个电阻元件被串联连接而成的串联电阻部、和分别与串联电阻部的一端以及另一端连接的恒流电源(例如，参照专利文献1。)。在图8中表示电阻分压电路100的一个例子。电阻分压电路100包含电阻元件R1～R12被串联连接而成的串联电阻部110、以及恒流电源I1、I2。恒流电源I1是放出偏置电流Ibias1的所谓放电型的恒流电源，从一端供给电源电压VCC，另一端与串联电阻部110的一端连接。另一方面，恒流电源I2是吸收偏置电流Ibias2的所谓吸收型的恒流电源，一端与串联电阻部110的另一端连接，另一端接地。另外，在电阻元件R6与电阻元件R7的连接点输入有电压Vin。在这样构成的电阻分压电路100中，从电阻元件R1～R12间的各连接点输出被分压后的电压。例如，在将电阻元件R1～R12的电阻值分别设为r的情况下，从电阻元件R1～R6间的各连接点输出Vin+Ibias1×r×n(n＝5～1)的电压。另外，从电阻元件R7～R12间的各连接点输出Vin－Ibias2×r×n(n＝1～5)的电压。并且，从电阻元件R6和电阻元件R7之间的连接点输出电压Vin。专利文献1：日本特开2003－078415号公报另外，在具备以上说明的电阻分压电路100的半导体装置中，恒流电源I1放出的偏置电流Ibias1与恒流电源I2吸收的偏置电流Ibias2相等这一情况在装置的动作上是重要的。例如，若偏置电流Ibias1与偏置电流Ibias2不同，则存在电流在被
输入电压Vin的输入端子侧流出，导致作为装置没有正确地进行动作的情况。另外，例如，若偏置电流Ibias1与偏置电流Ibias2不同，则会存在电阻元件R1～R6间的各连接点处的从电压Vin的电位的上升程度与电阻元件R7～电阻元件R12间的各连接点处的从电压Vin的电位的下降程度不同，导致作为装置没有正确地进行动作的情况。然而，在上述专利文献1中，没有对使得偏置电流Ibias1与偏置电流Ibias2相等那样的电阻分压电路100的构成要素的布局进行记载。
技术实现思路
本专利技术正是鉴于以上事项而完成，目的在于提供一种能够使在多个电阻元件被串联连接而成的串联电阻部的一端流动的电流与在另一端流动的电流有效地相等的半导体装置。为了达成上述目的，本专利技术的半导体装置包括：电阻部，其包括与外周接触地配置的第一端子和第二端子、以及多个电阻元件被串联连接而成的串联电阻部，其中，所述串联电阻部的一端与所述第一端子连接，所述串联电阻部的另一端与所述第二端子连接；以及电流调整部，其具备对所述串联电阻部供给电流的电流源，所述电流调整部与所述电阻部邻接地配置，且被配置在所述第一端子和所述电流调整部沿着所述电阻部的外周的距离与所述第二端子和所述电流调整部沿着所述电阻部的外周的距离相等的位置上。专利技术效果根据本专利技术，能够得到能够使在多个电阻元件被串联连接而成的串联电阻部的一端流动的电流与在另一端流动的电流有效地相等这样的效果。附图说明图1是表示第一实施方式所涉及的半导体装置具备的电路的主要部分构成的一个例子的电路图。图2是表示各实施方式所涉及的恒流电源的电路的主要部分构成的一个例子的电路图。图3是供各实施方式所涉及的半导体装置的各构成要素的布局的说明的概略俯视图。图4是供各实施方式所涉及的半导体装置的各构成要素的布局的变形例的说明的概略俯视图。图5是供各实施方式所涉及的运算放大器的构成要素的配置状态的一个例子的说明的概略仰视图。图6是表示第二实施方式所涉及的半导体装置具备的电路的主要部分构成的一个例子的电路图。图7是表示第三实施方式所涉及的半导体装置具备的电路的主要部分构成的一个例子的电路图。图8是表示以往的电阻分压电路的主要部分构成的一个例子的电路图。符号说明10-半导体装置；12-比率生成电路；14-比率校正电路；16-校正对象电路；18-校正数据储存寄存器；20-串联电阻部；22-电流调整部；30-串联电阻块；32A～32N-放大器块；34A-第一端子；34B-第二端子；40-校正幅度变更寄存器；42-增益变更寄存器；44-解码器；A1～A3-运算放大器；I1、I2-恒流电源；N1～N3-NMOS晶体管；P1～P3-PMOS晶体管；R1～R20-电阻元件；S1～S23-开关具体实施方式以下，参照附图，详细地说明用于实施本专利技术的实施例。[第一实施方式]首先，参照图1，说明本实施方式所涉及的半导体装置10的电路构成。如图1所示，本实施方式所涉及的半导体装置10包括比率生成电路12、比率校正电路14、多个(在本实施方式中，2个)校正对象电路16A、16B、以及校正数据储存寄存器18。此外，以下，在不需要区别校正对象电路16A、16B的情况下，省略符号末尾的字母。比率生成电路12包括电阻元件R13、R14、以及运算放大器A1。电阻元件R13、R14被串联连接，从一端被供给电源电压VCC，另一端被接地。电阻元件R13和电阻元件R14的连接点与运算放大器A1的非反转输入端子连接。运算放大器A1的输出端子与运算放大器A1的反转输入端子连接，且与比率校正电路14连接。即，由电阻元件R13、R14分压的电压(此处，VCC/2)从运算放大器A1的输出端子被输出。比率校正电路14包括串联连接而成的包含电阻元件R1～R12的串联电阻部20、以及恒流电源I1、I2。恒流电源I1是放出偏置电流Ibias1的所谓放电型的恒流电源，从一端被供给电源电压VCC，另一端与串联电阻部20的一端连接。另一方面，恒流电源I2是吸收偏置电流Ibias2的所谓吸收型的恒流电源，一端与串联电阻部20的另一端连接，另一端被接地。另外，在电阻元件R6与电阻元件R7的连接点f被输入从比率生成电路12输出的电压。另外，电阻元件R1～R12间的各连接点a～k分别与校正对象电路16A、16B连接。此外，在图1中，为了避免交错，虽然省略了比率校正电路14和校正对象电路16的布线，但是比率校正电路14的a～k与校正对象电路16的a～k一一对应地连接。即，在比率校正电路14中，从电阻元件R1～R12间的各连接点a～k分压后的电压被输出。例如，在将电阻元件R1～R12的电阻值分别设为r的情况下，从电阻元件R1～R6间的各连接点a～e输出VCC/2+Ibias1×r×n(n＝5～1)的电压。另外，从电阻元件R7～R12间的各连接点g～k输出VCC/2－Ibias2×r×n(n＝1～5)的电压。并且，从电阻元件R6与电阻元件R7的连接点f输出VCC/2的电压。校正对象电路16包括开关S1～S11、电阻元件R15、R16、以及运算放大器A2。比率校正电路14的电阻元件R1～R12间的各连接点a～k经由分别对应的开关S1～S11与运算放大器A2的非反转输入端子连
接。在运算放大器A2的反转输入端子经由电阻元件R15被输入来自由电源电压VCC驱动的例如加速度传感器、陀螺仪传感器等传感器的输出信号(以下，称为“传感器信号”。)。运算放大器A2的输出端子经由反馈用的电阻元件R16与运算放大器A2的反转输入端子连接本文档来自技高网...
【技术保护点】
一种半导体装置，其特征在于，包括：电阻部，其包括与外周接触地配置的第一端子和第二端子、以及多个电阻元件被串联连接而成的串联电阻部，其中，所述串联电阻部的一端与所述第一端子连接，所述串联电阻部的另一端与所述第二端子连接；以及电流调整部，其具备对所述串联电阻部供给电流的电流源，且该电流调整部与所述电阻部邻接地配置，并且被配置在所述第一端子与所述电流调整部沿着所述电阻部的外周的距离和所述第二端子与所述电流调整部沿着所述电阻部的外周的距离相等的位置处。
【技术特征摘要】
2015.03.25 JP 2015-0632551.一种半导体装置，其特征在于，包括：电阻部，其包括与外周接触地配置的第一端子和第二端子、以及多个电阻元件被串联连接而成的串联电阻部，其中，所述串联电阻部的一端与所述第一端子连接，所述串联电阻部的另一端与所述第二端子连接；以及电流调整部，其具备对所述串联电阻部供给电流的电流源，且该电流调整部与所述电阻部邻接地配置，并且被配置在所述第一端子与所述电流调整部沿着所述电阻部的外周的距离和所述第二端子与所述电流调整部沿着所述电阻部的外周的距离相等的位置处。2.根据权利要求1所述的半导体装置，其特征在于，还包括：比率生成电路，其具备运算放大器并且根据电源电压的变动来输出电压电平变动的信号，所述比率生成电路的输出端子被连接在所述串联电阻部的规定的电阻元件间。...
【专利技术属性】
技术研发人员：菊田博之，
申请(专利权)人：拉碧斯半导体株式会社，
类型：发明
国别省市：日本;JP
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。