半导体器件制造方法技术

半导体器件制造方法。本发明专利技术提供了一种FinFET制造方法，其中，形成隔离绝缘层之后的第一次平坦化工艺并不暴露出鳍片结构，而是在随后的HKMG和接触层形成的过程之中，分别对隔离绝缘层进行回刻蚀，以暴露出FinFET的沟道区域和源漏区域；由于鳍片结构在回刻蚀工艺之前均被隔离介质层完全覆盖包围，因而能够避免鳍片结构在随后工艺过程中受到损伤，完整地保存了鳍片形貌，提高了整个工艺稳定性和可控性，也提高了器件良率。

【技术实现步骤摘要】

本专利技术涉及半导体器件制造方法领域，具体而言，涉及一种FinFET半导体器件的制造方法。
技术介绍
近30年来，半导体器件一直按照摩尔定律等比例缩小，半导体集成电路的特征尺寸不断缩小，集成度不断提高。随着技术节点进入深亚微米领域，例如100nm以内，甚至45nm以内，传统场效应晶体管(FET)，也即平面FET，开始遭遇各种基本物理定律的限制，使其等比例缩小的前景受到挑战。众多新型结构的FET被开发出来，以应对现实的需求，其中，FinFET就是一种很具等比例缩小潜力的新结构器件。FinFET，鳍状场效应晶体管，是一种多栅半导体器件。由于结构上的独有特点，FinFET成为深亚微米集成电路领域很具发展前景的器件。顾名思义，FinFET包括一个垂直于体硅的衬底的Fin，Fin被称为鳍片或鳍状半导体柱，不同的FinFET被STI结构分割开来。不同于常规的平面FET，FinFET的沟道区位于Fin之内。栅极绝缘层和栅极在侧面和顶面包围Fin，从而形成至少两面的栅极，即位于Fin的两个侧面上的栅极；同时，通过控制Fin的厚度，使得FinFET具有极佳的特性：更好的短沟道效应抑制能力，更好的亚阈值斜率，较低的关态电流，消除了浮体效应，更低的工作电压，更有利于按比例缩小。通常，FinFET的栅极为采用后栅工艺形成的高K/金属栅极(HKMG)，以提高FinFET的性能。现有的FinFET结构及其制造方法通常包括：在衬底中刻蚀形成Fin；沉积绝缘材料，形成Fin之间的隔离结构；在Fin顶部以及侧壁沉积虚设栅极绝缘层和虚设栅极(材料为多晶硅或者非晶硅等)，并进行图案化；虚设栅极两侧的Fin中形成源漏区；沉积层间介质层(ILD)；去除虚设栅极，在ILD中形成栅极沟槽，并在栅极沟槽中沉积高k栅极绝缘层以及金属、金属合金或金属氮化物的栅极导电层，也即HKMG。其中，在形成隔离结构时，需要对沉积的绝缘材料进行平坦化以及回刻蚀缩进处理(Recess)，以暴露出Fin。然而，在后续的氧化、退火、清洗、刻蚀、注入等工艺过程中，暴露出的Fin会受到不同程度的损伤从而影响Fin的完整性，对后续工艺和整个FinFET的结构带来了不良的影响。因此，需要提供一种新的FinFET制造方法，以克服现有技术的缺陷。
技术实现思路
本专利技术提出了一种FinFET制造方法，采用了可控制的平坦化以及回刻蚀工艺，以制造结构完整可靠的FinFET器件。本专利技术提供了一种半导体器件制造方法，用于制造FinFET器件，包括如下步骤：提供衬底，在所述衬底上形成阱区；在所述阱区中形成鳍片；全面性沉积隔离介质层，完全覆盖所述鳍片，并进行第一次平坦化工艺处理；形成虚设栅极以及位于所述虚设栅极两侧的栅极侧墙；沉积氮化硅层和氧化物层，并进行第二次平坦化工艺处理；去除所述虚设栅极，从而形成凹槽；经由所述凹槽，对所述隔离介质层进行第一次回刻蚀工艺处理，暴露出所述鳍片的顶面和部分侧面；形成栅极绝缘层和栅极；其中，所述第一次平坦化工艺处理并不暴露所述鳍片，所述隔离介质层在第一次平坦化工艺处理之后仍然完全覆盖所述鳍片；所述第二次平坦化工艺处理暴露出所述虚设栅极的顶面。根据本专利技术的一个方面，在形成所述栅极绝缘层和所述栅极之后：全面性沉积TEOS介质层；形成源漏区域通孔，其暴露出所述鳍片的顶面；经由所述源漏区域通孔，对所述隔离介质层进行第二次回刻蚀工艺处理，使所述鳍片的部分侧面暴露；形成栅极通孔，其暴露出所述栅极的顶面；沉积接触材料，并进行第三次平坦化工艺处理，从而形成栅极接触和源漏区域接触。根据本专利技术的一个方面，在第一次平坦化工艺处理之后，所述隔离介质层的剩余厚度为900-1100埃。根据本专利技术的一个方面，在第一次回刻蚀工艺处理之后，被处理位置的剩余所述隔离介质层厚度为700-800埃。根据本专利技术的一个方面，在第二次回刻蚀工艺处理之后，被处理位置处的剩余所述隔离介质层厚度为700-800埃。根据本专利技术的一个方面，对所述隔离介质层进行各次回刻蚀的具体工艺包括：反应离子刻蚀、离子铣、离子束刻蚀或湿法腐蚀。本专利技术的优点在于：形成隔离绝缘层之后的第一次平坦化工艺并不暴露出鳍片结构，而是在随后的HKMG和接触层形成的过程之中，分别对隔离绝缘层进行回刻蚀，以暴露出FinFET的沟道区域和源漏区域。由于鳍片结构在回刻蚀工艺之前均被隔离介质层完全覆盖包围，因而能够避免鳍片结构在其形成之后的各种氧化、清洗、刻蚀、注入等工艺过程中受到损伤，完整地保存了鳍片形貌，提高了整个工艺稳定性和可控性，也提高了器件良率。附图说明图1-19本专利技术提供的半导体制造方法的流程示意图。具体实施方式以下，通过附图中示出的具体实施例来描述本专利技术。但是应该理解，这些描述只是示例性的，而并非要限制本专利技术的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本专利技术的概念。本专利技术提供一种半导体器件制造方法，具体而言，涉及一种FinFET器件制造方法。下面，参见说明书附图，将详细描述本专利技术提供的半导体器件制造方法。首先，参见附图1(其中(a)为俯视图，(b)为沿(a)中虚线方向的截面图。除另有说明，以下同)，提供半导体衬底1，其表面形成有阱区2。半导体衬底1可以依器件用途需要而合理选择，包括但不限于体硅衬底，SOI衬底，锗衬底，锗硅(SiGe)衬底，化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)等。出于与传统CMOS工艺兼容的考虑，本实施例中的半导体衬底1优选地采用了体硅衬底。阱区2例如可以采用离子注入、扩散等方式形成。接着，参见附图2，在半导体衬底1的阱区2中形成鳍片3(也即FinFET的Fin，或称鳍状半导体柱)。在阱区2形成鳍片3的具体方式包括：在阱区2之上先形成一层氧化物层，然而，再在该层氧化物层之上形成Si3N4侧墙图形(Si3N4spacer)；接着，以Si3N4侧墙为掩膜，刻蚀氧化物层，以形成鳍片3的刻蚀掩膜；而后，以氧化物层为掩模刻蚀衬底，形成鳍片3。附图2(a)中的环状虚线显示了本专利技术一个实施例中的鳍片的平面形状。在附图3中，在形成鳍片3之后，去除Si3N4侧墙和氧化物层，采用HARP(HighAspectRatioProces本文档来自技高网...

【技术保护点】
一种半导体器件，用于制造FinFET器件，其特征在于包括如下步骤：提供衬底，在所述衬底上形成阱区；在所述阱区中形成鳍片；全面性沉积隔离介质层，完全覆盖所述鳍片，并进行第一次平坦化工艺处理；形成虚设栅极以及位于所述虚设栅极两侧的栅极侧墙；沉积氮化硅层和氧化物层，并进行第二次平坦化工艺处理；去除所述虚设栅极，从而形成凹槽；经由所述凹槽，对所述隔离介质层进行第一次回刻蚀工艺处理，暴露出所述鳍片的顶面和部分侧面；形成栅极绝缘层和栅极；其中，所述第一次平坦化工艺处理并不暴露所述鳍片，所述隔离介质层在第一次平坦化工艺处理之后仍然完全覆盖所述鳍片；所述第二次平坦化工艺处理暴露出所述虚设栅极的顶面。

【技术特征摘要】
1.一种半导体器件，用于制造FinFET器件，其特征在于包括如
下步骤：
提供衬底，在所述衬底上形成阱区；
在所述阱区中形成鳍片；
全面性沉积隔离介质层，完全覆盖所述鳍片，并进行第一次平坦
化工艺处理；
形成虚设栅极以及位于所述虚设栅极两侧的栅极侧墙；
沉积氮化硅层和氧化物层，并进行第二次平坦化工艺处理；
去除所述虚设栅极，从而形成凹槽；
经由所述凹槽，对所述隔离介质层进行第一次回刻蚀工艺处理，
暴露出所述鳍片的顶面和部分侧面；
形成栅极绝缘层和栅极；
其中，
所述第一次平坦化工艺处理并不暴露所述鳍片，所述隔离介质层
在第一次平坦化工艺处理之后仍然完全覆盖所述鳍片；
所述第二次平坦化工艺处理暴露出所述虚设栅极的顶面。
2.根据权利要求1所述的方法，其特征在于，在形成所述栅极绝
缘层和所述栅极之后：
全面性沉积TEOS介质层；
形成源漏区域通孔，其暴露出所...

【专利技术属性】
技术研发人员：徐唯佳，殷华湘，马小龙，许淼，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11