半导体元件及其制作方法技术

本发明专利技术公开一种半导体元件及其制作方法。半导体元件的制作方法包括以下步骤。提供一基底，基底中已形成有多个沟槽，其中沟槽之间的基底上已依序配置有一氧化层、一硅基材料层以及一掩模层。形成一介电层，以填入沟槽中并覆盖掩模层、硅基材料层、氧化层以及基底。对基底进行一退火制作工艺，其中来自掩模层的氢会与硅基材料层中的硅形成硅-氢键。

【技术实现步骤摘要】

本专利技术涉及一种元件及其制作方法，且特别是涉及一种半导体元件及其制作方法。
技术介绍
随着集成电路的蓬勃发展，存储器的特征尺寸日益缩小，诸如负偏压温度不稳定性(NBTI,NegativeBiasTemperatureInstability)、热载流子注入(HCI,HotCarrierInjection)、时依性介电层击穿(TDDB,TimeDependenceDielectricBreakdown)等元件可靠性的问题也随之产生。其中，NBTI效应是指元件在对栅极施加负偏压的温度应力条件下所产生的元件电性飘移，又以栅极起始电压Vth的偏移最为严重，也就是说，随着温度应力条件增加，偏移的量也不断增加。一般来说，认为氢对于NBTI具有一定的影响，其主要的论点聚焦在制作工艺中氢的扩散与键结。举例来说，在氧化硅与硅之间的界面陷阱(InterfaceTrap)中，当较弱的硅-氢键结在应力条件下被打断后，空缺的界面陷阱会捕捉空穴(hole)而造成栅极起始电压Vth飘移。由此可知，在目前元件小型化的趋势下，如何在有限的空间中兼顾元件的积成度及元件可靠度，将是各界研究的重点之一。
技术实现思路
本专利技术的目的在于提供一种半导体元件及其制作方法，能改善负偏压温度不稳定性。为达上述目的，本专利技术的半导体元件的制作方法包括以下步骤。提供一基底，基底中已形成有多个沟槽，其中沟槽之间的基底上已依序配置有一氧化层、一硅基材料层以及一掩模层。形成一介电层，以填入沟槽中并覆盖掩模层、硅基材料层、氧化层以及基底。对基底进行一退火制作工艺，其中来自掩模层的氢会与硅基材料层中的硅形成硅-氢键。在本专利技术的一实施例中，还包括于硅基材料层与掩模层之间形成一氧化硅层。在本专利技术的一实施例中，上述的氧化硅层的形成方法包括在形成掩模层之前，对硅基材料层进行一氧化制作工艺。在本专利技术的一实施例中，上述的氧化制作工艺包括一快速热氧化(RTO)。在本专利技术的一实施例中，上述的氧化硅层的形成方法包括一低压化学气相沉积制作工艺。在本专利技术的一实施例中，上述的退火制作工艺的温度介于700℃至1000℃。在本专利技术的一实施例中，上述的沟槽的深宽比大于4:1。在本专利技术的一实施例中，上述的硅基材料层包括一非晶硅层或一多晶硅层。在本专利技术的一实施例中，上述的掩模层为氮化硅层。在本专利技术的一实施例中，上述的形成硅基材料层的温度低于退火制作工艺的温度。在本专利技术的一实施例中，进行退火制作工艺后，还包括移除部分介电层，以于沟槽中形成多个隔离结构。在本专利技术的一实施例中，上述的移除部分介电层的方法包括以掩模层为终止层，对介电层进行一平坦化制作工艺。在本专利技术的一实施例中，进行退火制作工艺后，还包括移除掩模层与硅基材料层。在本专利技术的一实施例中，上述的移除掩模层的方法包括使用一湿式蚀刻制作工艺。在本专利技术的一实施例中，上述的移除硅基材料层的方法包括使用一湿式蚀刻制作工艺。本专利技术的半导体元件包括一基底、一氧化层、一硅基材料层、一掩模层以及一介电层。基底中已形成有多个沟槽。氧化层配置于沟槽之间的基底上。硅基材料层配置于氧化层上。掩模层配置于硅基材料层上，其中来自掩模层的氢会与硅基材料层中的硅形成硅-氢键。介电层填入沟槽并覆盖掩模层、硅基材料层、氧化层以及基底。在本专利技术的一实施例中，还包括一氧化硅层，配置于硅基材料层与掩模层之间。在本专利技术的一实施例中，上述的氧化硅层的厚度介于至在本专利技术的一实施例中，上述的硅基材料层与氧化硅层的界面之间的硅-氢键浓度高于基底与氧化层的界面之间的硅-氢键浓度。在本专利技术的一实施例中，上述的硅基材料层与掩模层的界面之间的硅-氢键浓度高于基底与氧化层的界面之间的硅-氢键浓度。在本专利技术的一实施例中，上述的硅基材料层包括一非晶硅层或一多晶硅层。在本专利技术的一实施例中，上述的掩模层包括氮化硅层。在本专利技术的一实施例中，上述的氧化层的厚度介于至在本专利技术的一实施例中，上述的硅基材料层与氧化硅层的界面之间的硅-氢键浓度高于基底与氧化层的界面之间的硅-氢键浓度。在本专利技术的一实施例中，上述的硅基材料层与掩模层的界面之间的硅-氢键浓度高于基底与氧化层的界面之间的硅-氢键浓度。在本专利技术的一实施例中，上述的掩模层的厚度介于至在本专利技术的一实施例中，还包括一衬垫氧化层，配置于沟槽与介电层之间。基于上述，本专利技术是在基底与含有氢的掩模层之间形成一硅基材料层，硅基材料层能捕捉因高温制作工艺而由掩模层驱入至基底的氢。如此一来，能避免氢被捕捉于氧化层与基底之间的界面之界面陷阱，进而改善负偏压温度不稳定性。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。附图说明图1A至图1C为本专利技术实施例所绘示的非挥发性存储器的制造流程的示意图。符号说明100：基底102：第一区104：第二区110：氧化层120：硅基材料层122：氧化硅层130：掩模层140：沟槽142：衬垫氧化层150：介电层160：隔离结构AP：退火制作工艺具体实施方式图1A至图1C为依照本专利技术实施例所绘示的半导体元件的制作流程的示意图。首先，请参照图1A，提供基底100，基底中已形成有多个沟槽140，其中沟槽140之间的基底100上已依序配置有氧化层110、硅基材料层120以及掩模层130。基底100例如为硅基底。基底100例如是包括第一区102与第二区104。第一区102例如是高压电路区，第二区104例如是低压电路区，而高压电路区与低压电路区组合即为周边电路区。基底100例如是还包括存储单元区，但省略绘示之。在本实施例中，位于第一区102的氧化层110例如是高压栅氧化层，其厚度例如是介于至位于第二区104的氧化层110例如是衬垫氧化层，其厚度例如是介于至在本实施例中，氧化层110的材料例如是氧化硅，其形成方法例如是热氧化法。硅基材料层120例如是多晶硅层或非晶硅层，其厚度例如是介于至硅基材料层120的形成方法例如是以硅甲烷作为气体源进行低压化学气相沉积制作工艺，其沉积温度例如是介于500℃至550℃。在本实施例中，还包括于硅基材料层120与掩模层130之间形成一氧化硅层122。氧化硅层122的形成方法可以是对硅基材料层120的表面进行一氧化制作工艺或者是于硅基材料层1本文档来自技高网...

【技术保护点】
一种半导体元件的制作方法，包括：提供一基底，该基底中已形成有多个沟槽，其中该些沟槽之间的基底上已依序配置有氧化层、硅基材料层以及掩模层；形成一介电层，以填入该些沟槽中并覆盖该掩模层、该硅基材料层、该氧化层以及该基底；以及对该基底进行一退火制作工艺，其中来自该掩模层的氢会与该硅基材料层中的硅形成硅‑氢键。

【技术特征摘要】
2014.12.22 TW 1031447531.一种半导体元件的制作方法，包括：
提供一基底，该基底中已形成有多个沟槽，其中该些沟槽之间的基底上
已依序配置有氧化层、硅基材料层以及掩模层；
形成一介电层，以填入该些沟槽中并覆盖该掩模层、该硅基材料层、该
氧化层以及该基底；以及
对该基底进行一退火制作工艺，其中来自该掩模层的氢会与该硅基材料
层中的硅形成硅-氢键。
2.如权利要求1所述的半导体元件的制作方法，还包括于该硅基材料
层与该掩模层之间形成一氧化硅层。
3.如权利要求2所述的半导体元件的制作方法，其中该氧化硅层的形
成方法包括在形成该掩模层之前，对该硅基材料层进行一氧化制作工艺。
4.如权利要求3所述的半导体元件的制作方法，其中该氧化制作工艺
包括一快速热氧化(RTO)。
5.如权利要求2所述的半导体元件的制作方法，其中该氧化硅层的形
成方法包括一低压化学气相沉积制作工艺。
6.如权利要求1所述的半导体元件的制作方法，其中该退火制作工艺
的温度介于700℃至1000℃。
7.如权利要求1所述的半导体元件的制作方法，其中该些沟槽的深宽
比大于4:1。
8.如权利要求1所述的半导体元件的制作方法，其中该硅基材料层包
括非晶硅层或多晶硅层。
9.如权利要求1所述的半导体元件的制作方法，其中该掩模层为氮化
硅层。
10.如权利要求1所述的半导体元件的制作方法，其中形成该硅基材
料层的温度低于该退火制作工艺的温度。
11.如权利要求1所述的半导体元件的制作方法，进行该退火制作工
艺后，还包括移除部分该介电层，以于该些沟槽中形成多个隔离结构。
12.如权利要求11所述的半导体元件的制作方法，其中移除部分该介
电层的方法包括以该掩模层为终止层，对...

【专利技术属性】
技术研发人员：陈家政，
申请(专利权)人：力晶科技股份有限公司，
类型：发明
国别省市：中国台湾;71