半导体衬底装置、半导体器件及半导体衬底的加工方法制造方法及图纸

本公开的各个实施例涉及半导体衬底装置、半导体器件及半导体衬底的加工方法。根据各个实施例，可提供一种半导体衬底装置，其中该半导体衬底装置可包括：半导体衬底，限定处于第一层级的第一区域以及处于第二层级且靠近第一区域的第二区域，其中第一层级低于第二层级；多个平面型非易失性存储器结构，在第一区域中设置在半导体衬底之上；以及多个平面型晶体管结构，在第二区域中设置在半导体衬底之上。

【技术实现步骤摘要】

各个实施例总体涉及半导体衬底装置、半导体器件及半导体衬底的加工方法。
技术介绍
通常，可以以半导体技术加工例如芯片、裸片、晶圆或任何其他类型半导体工件的半导体衬底，以在半导体衬底上和/或中提供一个或多个集成电路结构。半导体衬底可具有主加工表面(也称为前侧)，其中在半导体加工过程中可在主加工表面处形成所述一个或多个集成电路结构。设置在半导体衬底上和/或中的这些集成电路结构可包括多个非易失性存储器结构和例如用于控制所述多个非易失性存储器结构的多个晶体管。所述多个非易失性存储器结构可在高电压下(例如在大于约6V的电压下，例如在对非易失性存储器结构进行写入和/或擦除过程中)运行，而所述多个晶体管可在低电压下(例如在小于约6V的电压下)运行。这些非易失性存储器结构可设置在半导体衬底上的所谓NVM-区域或存储器区域中，而所述多个晶体管(也称为逻辑或逻辑集成电路)可设置在半导体衬底上的逻辑区域中。用于逻辑的所述多个晶体管可以以互补金属氧化物半导体技术(CMOS)本文档来自技高网...

【技术保护点】
一种半导体衬底装置，包括：半导体衬底，限定处于第一层级的第一区域以及处于第二层级且靠近所述第一区域的第二区域，其中所述第一层级低于所述第二层级；多个平面型非易失性存储器结构，在所述第一区域中设置在所述半导体衬底之上；以及多个平面型晶体管结构，在所述第二区域中设置在所述半导体衬底之上。

【技术特征摘要】
2015.01.15 US 14/597,3421.一种半导体衬底装置，包括：
半导体衬底，限定处于第一层级的第一区域以及处于第二层级
且靠近所述第一区域的第二区域，其中所述第一层级低于所述第二
层级；
多个平面型非易失性存储器结构，在所述第一区域中设置在所
述半导体衬底之上；以及
多个平面型晶体管结构，在所述第二区域中设置在所述半导体
衬底之上。
2.根据权利要求1所述的半导体衬底装置，其中所述半导体衬
底包括硅。
3.根据权利要求1所述的半导体衬底装置，其中所述半导体衬
底具有限定所述第一区域的第一厚度以及限定所述第二区域且大于
所述第一厚度的第二厚度。
4.根据权利要求1所述的半导体衬底装置，其中所述半导体衬
底在所述第二区域中包括埋入式二氧化硅层。
5.根据权利要求4所述的半导体衬底装置，其中所述半导体衬
底在所述第一区域中不具有埋入式二氧化硅层。
6.根据权利要求1所述的半导体衬底装置，进一步包括：设置
在所述多个平面型非易失性存储器结构和所述多个平面型晶体管结
构之上的额外层，其中所述额外层具有平面型界面平面，所述平面
型界面平面面向所述多个平面型非易失性存储器结构和所述多个平
面型晶体管结构。
7.根据权利要求6所述的半导体衬底装置，其中所述额外层包
括钝化层或金属化层中的至少之一。
8.根据权利要求1所述的半导体衬底装置，
其中所述多个平面型非易失性存储器结构中的每一个具有第一
高度；并且
其中所述多个平面型晶体管结构中的每一个具有第二高度，其
中所述第二高度小于所述第一高度。
9.根据权利要求1所述的半导体衬底装置，
其中所述多个平面型非易失性存储器结构中的每一个包括层堆
叠；所述层堆叠包括电荷储存层以及设置在所述电荷储存层之上的
控制栅极层。
10.根据权利要求1所述的半导体衬底装置，
其中所述多个平面型非易失性存储器结构中的每一个包括平面
型浮置栅极晶体管。
11.根据权利要求10所述的半导体衬底装置，
其中每个平面型浮置栅极晶体管包括多晶硅浮置栅极层以及设
置在所述多晶硅浮置栅极层之上的多晶硅控制栅极层。
12.根据权利要求1所述的半导体衬底装置，
其中所述多个平面型晶体管结构中的每一个包括场效应晶体
管。
13.根据权利要求12所述的半导体衬底装置，
其中每个场效应晶体管包括介电栅极隔离层以及设置在所述栅
极隔离层之上的导电栅极层。
14.根据权利要求...

【专利技术属性】
技术研发人员：W·朗海因里希，C·布克塔尔，A·格拉茨，N·哈措波洛斯，K·科诺布罗施，M·勒里希，K·施塔伦贝格，R·施特伦兹，G·滕佩尔，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：德国;DE