改进的晶体管沟道制造技术

一种晶体管器件包括具有第一区和第二区的衬底；具有位于第一区上方的第一部分和位于第二区上方的第二部分的第一半导体材料的第一半导体层，第一部分与第二部分分隔开；位于第一半导体层的第二部分上方的第二半导体材料的第二半导体层；第一导电类型的第一晶体管，第一晶体管设置在第一区内并且具有形成在第一半导体层中的第一组源极/漏极区；以及第二导电类型的第二晶体管，第二晶体管设置在第二区内并且具有形成在第二半导体层中的第二组源极/漏极区。第二导电类型不同于第一导电类型，并且第二半导体材料不同于第一半导体材料。本发明专利技术的实施例还涉及改进的晶体管沟道。

【技术实现步骤摘要】

本专利技术涉及集成电路器件，更具体地，涉及改进的晶体管沟道。
技术介绍
在过去的几十年间，半导体集成电路(IC)工业已经经历了快速增长。半导体材料和设计中的技术进步已经产生了越来越小和越来越复杂的电路。随着与处理和制造相关的技术也已经经历了技术进步，这些材料和设计进步已经变得可能。由于最小组件的尺寸减小，已经出现了许多挑战。例如，已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管。虽然现有的器件和制造器件的方法通常已经能够满足它们的预期目的，但是它们不是在所有方面都已经完全令人满意。例如，在包括具有FinFET的半导体器件的发展中，有效栅极长度的限制出现了挑战。期望在这个领域具有改进。
技术实现思路
为了解决现有技术中存在的问题，本专利技术的实施例提供了一种晶体管器件，包括:衬底，具有第一区和第二区；第一半导体材料的第一半导体层，具有位于所述第一区上方的第一部分和位于所述第二区上方的第二部分，所述第一部分与所述第二部分分隔开；第二半导体材料的第二半导体层，位于所述第一半导体层的所述第二部分上方；第一导电类型的第一晶体管，所述第一晶体管设置在所述第一区内并且具有形成在所述第一半导体层中的第一组源极/漏极区；以及第二导电类型的第二晶体管，所述第二晶体管设置在所述第二区内并且具有形成在所述第二半导体层中的第二组源极/漏极区；其中，所述第二导电类型不同于所述第一导电类型，并且所述第二半导体材料不同于所述第一半导体材料。根据本专利技术的另一实施例，提供了一种晶体管器件，包括:栅极器件；源极区，具有指向所述栅极器件下方的沟道的顶点；以及漏极区，具有指向所述沟道的顶点；其中，所述源极区的顶点处的尖端和所述漏极区的顶点处的尖端均包括超晶格结构。根据本专利技术的又一实施例，提供了一种用于制造半导体器件的方法，所述方法包括:提供包括衬底和第一半导体材料层的第一晶圆；将所述第一晶圆接合至第二晶圆，所述第二晶圆包括牺牲层和第二半导体材料层；去除所述牺牲层；图案化接合的晶圆以产生第一结构和第二结构；从所述第一结构去除第二半导体材料；在所述第一结构的第一半导体材料中形成第一类型的晶体管；以及在所述第二结构的所述第二半导体材料中形成第二类型的晶体管。【附图说明】当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1是根据本文中描述的原理的一个实例的示出用于制造半导体器件的示例性方法的流程图。图2至图6示出了根据本文中描述的原理的一个实例的处于图1的方法中描述的各制造阶段的示例性半导体器件的截面图。图7A至图7H是根据本文中描述的原理的一个实例的示出用于形成晶体管器件的嵌入式沟道的示例性工艺的图。图8是根据本文中描述的原理的一个实例的示出具有较高掺杂剂浓度的示例性尖端的图。图9是根据本文中描述的原理的一个实例的示出具有超晶格结构的示例性尖端的图。图10是根据本文中描述的原理的一个实例的示出用于形成具有改进的沟道的晶体管的示例性方法的流程图。【具体实施方式】以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。可以从本申请的一个或多个实施例受益的半导体器件的实例是半导体器件。例如，半导体器件可以是包括P型金属氧化物半导体(PMOS)器件和N型金属氧化物半导体(NMOS)器件的互补金属氧化物半导体(CMOS)器件。以下公开内容将继续以半导体器件实例来说明本申请的各个实施例。然而，应该理解，除非特别声明，否则本申请不应限于特定类型的器件。图1是根据本专利技术的各方面的制造一个或多个半导体器件的方法100的一个实例的流程图。举例来说，下面参照图2至图6中示出的半导体器件200详细地讨论方法100。参照图1和图2，方法100开始于步骤102，提供衬底210。衬底210可以是块状硅衬底。可选地，衬底210可以包括元素半导体，诸如晶体结构的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。可能的衬底210也包括绝缘体上硅(SOI)衬底。使用注氧隔离(snrox)、晶圆接合和/或其他合适的方法制造SOI衬底。取决于本领域已知的设计需求，衬底210可以包括多个掺杂区。掺杂区可以掺杂有诸如硼或P型掺杂剂；诸如磷或砷的η型掺杂剂；或它们的组合。可以以P阱结构、N阱结构、双阱结构或使用凸起的结构在衬底210上直接形成掺杂区。衬底210还可以包括多个有源区，诸如配置为用于N型金属氧化物半导体晶体管器件的区域和配置为用于P型金属氧化物半导体晶体管器件的区域。对于FinFET，衬底210可以包括由包括各种沉积、光刻和/或蚀刻工艺的任何合适的工艺形成的多个鳍。例如，通过图案化和蚀刻衬底210形成鳍。衬底210可以包括隔离区212以隔离衬底210的有源区。可以使用诸如浅沟槽隔离(STI)的传统的隔离技术形成隔离区212以限定并且电隔离各个区域。隔离区212包括氧化硅、氮化硅、氮氧化硅、气隙、其他合适的材料或它们的组合。通过任何合适的工艺形成隔离区212。作为一个实例，STI的形成包括光刻工艺、蚀刻工艺以在衬底中蚀刻沟槽(例如，通过使用干蚀刻和/或湿蚀刻)以及沉积以用一种或多种介电材料填充沟槽(例如，通过使用化学汽相沉积工艺)ο如在本实施例中，可以部分地填充沟槽，其中，保留在沟槽之间的衬底形成鳍结构。在一些实例中，填充的沟槽可以具有多层结构，诸如填充有氮化硅或氧化硅的热氧化物衬垫层。再次参照图1和图2，方法100进行至步骤104，在衬底210上方形成第一栅极堆叠件220，第一栅极堆叠件220包裹在FinFET中的鳍的部分上方，并且沿着第一栅极堆叠件220的侧壁形成栅极间隔件225。第一栅极堆叠件220可以包括介电层和栅电极层。可以通过包括沉积、光刻图案化和蚀刻工艺的工序形成第一栅极堆叠件220。沉积工艺可以包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或其他合适的工艺。光刻图案化工艺可以包括光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光亥嫌、冲洗、干燥(例如，硬烘烤)、其他合适的工艺和/或它们的组合。蚀刻工艺包括干蚀亥Ij、湿蚀刻和/或其他蚀刻方法。在本实本文档来自技高网...

【技术保护点】
一种晶体管器件，包括：衬底，具有第一区和第二区；第一半导体材料的第一半导体层，具有位于所述第一区上方的第一部分和位于所述第二区上方的第二部分，所述第一部分与所述第二部分分隔开；第二半导体材料的第二半导体层，位于所述第一半导体层的所述第二部分上方；第一导电类型的第一晶体管，所述第一晶体管设置在所述第一区内并且具有形成在所述第一半导体层中的第一组源极/漏极区；以及第二导电类型的第二晶体管，所述第二晶体管设置在所述第二区内并且具有形成在所述第二半导体层中的第二组源极/漏极区；其中，所述第二导电类型不同于所述第一导电类型，并且所述第二半导体材料不同于所述第一半导体材料。

【技术特征摘要】
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【专利技术属性】
技术研发人员：郑有宏，蔡庆威，杜友伦，林东毅，陈韦立，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71