半导体结构的形成方法技术

一种半导体结构的形成方法。所述形成方法首先提供半导体衬底，所述半导体衬底具有隔离结构，然后在半导体衬底上形成第一伪栅极和第二伪栅极，第一伪栅极和第二伪栅极至少部分位于隔离结构上方，之后对隔离结构进行刻蚀处理，以在隔离结构表面形成凹槽，后续形成第一主侧墙和第二主侧墙时，第一主侧墙和第二主侧墙能够形成在凹槽内壁，从而防止在后续采用硫酸去除残留金属层的过程中，高K介质层和帽盖层被硫酸侵蚀，从而防止半导体结构失效，提高半导体结构的良率。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。
技术介绍
传统半导体工艺技术中，多采用氧化硅(SiO2)和多晶硅(poly-Si)构成的栅极堆叠结构。随着半导体结构的特征尺寸的减小，为了大幅度减小栅极漏电流和栅极电阻，消除多晶硅耗尽效应，提高器件可靠性，缓解费米能级钉扎效应，采用高K(介电常数)介质层(highK，HK)和金属栅极(metalgate，MG)栅极堆叠结构代替传统的氧化硅和多晶硅栅极堆叠结构已成为业界的共识，因此，HKMG工艺技术得到广泛地发展。在HKMG工艺中，高K介质层和金属栅极是最重要的两个构件，而高K介质层和金属栅极之间通常还会制作帽盖层。帽盖层的作用至少包括两方面，一方面用以保护高K介质层，另一方面用于防止金属栅极和高K介质层之间交叉扩散。由此可知，帽盖层也能够防止金属栅极中的金属向有源区扩散。考虑到半导体结构良率的提高，帽盖层和高K介质层越来越成为HKMG工艺中的一个成败因素。然而，现有半导体结构的形成方法中，帽盖层和高K介质层易出现损耗问题，造成半导体结构的失效，降低了半导体结构的良率。
技术实现思路
本专利技术解决的问题是提供一种半导体结构的形成方法，以防止帽盖层和高K介质层发生损耗，从而提高半导体结构的良率。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底具有隔离结构；在所述半导体衬底上形成第一伪栅极和第二伪栅极，所述第一伪栅极和第二伪栅极至少部分位于所述隔离结构上；对所述隔离结构进行刻蚀处理，以在所述隔离结构表面形成凹槽；在所述半导体衬底表面，所述第一伪栅极两侧，所述第二伪栅极两侧和所述凹槽中形成主侧墙材料层，所述主侧墙材料层同时填充所述凹槽内壁；刻蚀所述主侧墙材料层，以在第一伪栅极两侧形成第一主侧墙，在所述第二伪栅极两侧形成第二主侧墙，所述第一主侧墙和第二主侧墙同时形成在所述凹槽内壁。可选的，所述凹槽的深度范围为。可选的，所述刻蚀处理包括湿法刻蚀、无图案干法刻蚀和SiConi刻蚀的至少其中之一。可选的，所述湿法刻蚀采用的溶液为氢氟酸，所述氢氟酸的质量浓度范围为0.1％～10％。可选的，所述湿法刻蚀采用的温度为20℃～80℃，所述湿法刻蚀采用的时间为30s～30min。可选的，所述无图案干法刻蚀采用的气体包括CF4、CHF3、CH2F2和CH3F的至少其中之一，或者包括CH4配合HCl、HBr和SO2三者中的至少一种。可选的，所述无图案干法刻蚀采用的温度范围为20℃～80℃，采用的压强范围为10mTorr～1000mTorr，采用的功率范围为10w～3000w。可选的，在刻蚀所述主侧墙材料层前，还包括下述步骤：在所述第一伪栅极上形成第一硬掩膜层，在所述第二伪栅极上形成第二硬掩膜层；在所述刻蚀处理过程中，控制所述第一硬掩膜层和第二硬掩膜层的厚度损失小于等于。可选的，在所述凹槽中形成所述填平层后，还包括下述步骤：在所述半导体衬底表面形成金属层；进行退火工艺使所述金属层与半导体衬底形成金属硅化物，并采用硫酸去除残留的所述金属层。可选的，在采用硫酸去除残留的所述金属层后，还包括采用磷酸刻蚀所述第一主侧墙和第二主侧墙的步骤。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术的技术方案中，首先提供半导体衬底，所述半导体衬底具有隔离结构，然后在半导体衬底上形成第一伪栅极和第二伪栅极，第一伪栅极和第二伪栅极至少部分位于隔离结构上方，之后对隔离结构进行刻蚀处理，以在隔离结构表面形成凹槽，后续形成第一主侧墙和第二主侧墙时，第一主侧墙和第二主侧墙能够形成在凹槽内壁，从而防止在后续采用硫酸去除残留金属层的过程中，高K介质层和帽盖层被硫酸侵蚀，从而防止半导体结构失效，提高半导体结构的良率。进一步，由于高K介质层和帽盖层不被硫酸侵蚀，因此，还能够避免出现金属栅极凸出和金属栅极扩散到沟道区等问题，进而防止周边的半导体结构受到不利影响，进一步提高半导体结构的良率。附图说明图1至图7为现有半导体结构的形成方法各步骤对应结构示意图；图8至图15是本专利技术实施例所提供的半导体结构的形成方法各步骤对应结构示意图。具体实施方式正如
技术介绍
所述，现有半导体结构的形成方法会导致高K介质层和帽盖层损耗，而高K介质层和帽盖层损耗带来的一系列不良影响，这些不良影响均会使得半导体结构良率降低。事实上，高K介质层和帽盖层在半导体结构形成过程中发生的损耗，已经成为HKMG工艺中影响良率的最主要的一种负面影响因素。预想中，PMOS晶体管通常需要经历嵌入式锗硅工艺步骤，因此，用于PMOS晶体管区域的隔离结构在工艺过程中经历了更多刻蚀过程和清洗过程，即NMOS晶体管的隔离结构损耗较少而PMOS晶体管的隔离结构损耗较多，理应PMOS晶体管的高K介质层和帽盖层的损耗更多。但是，与预想不同的，高K介质层和帽盖层的损耗更多的是发生在NMOS晶体管而非PMOS晶体管。经过采用透射电子显微镜(Transmissionelectronmicroscope，TEM)的逐步检测，发现原因在于：在嵌入式锗硅工艺步骤采取的湿式清洗过程中，PMOS晶体管的隔离结构已经具有额外的主侧墙作为保护层，即相应的主侧墙已经保护在高K介质层和帽盖层的底部下方。具体过程请参考图1至图7，示出了现有半导体结构的形成方法。请参考图1，提供半导体衬底(未标注)，所述半导体衬底具有隔离结构101，隔离结构101用于隔离有源区(未标注)。在所述半导体衬底上形成第一伪栅极111和第二伪栅极121，所述第一伪栅极111和第二伪栅极121至少部分位于所述隔离结构101上。第一伪栅极111与半导体衬底之间还具有第一高K介质层(未标注)和第一帽盖层(未标注)，第二伪栅极121与半导体衬底之间还具有第二高K介质层(未标注)和第二帽盖层(未标注)。图1中，还包括在第一伪栅极111上形成第一硬掩膜层112，在第二伪栅极121上形成第二硬掩膜层122。其中，第一伪栅极111为用于形成PMOS晶体管的伪栅极，第二伪栅极121为用于形成NMOS晶体管的伪栅极。需要说明的是，图1中，显示了两个第一伪栅极111，以中间位置为限，左边和右边各一个第一伪栅极111；两个第二伪栅极121，以中间位置为限，左边和右边各一个第二伪栅极121。通常每个伪栅极至少横跨在被隔离结构101隔开的两个本文档来自技高网...

【技术保护点】
一种半导体结构的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底具有隔离结构；在所述半导体衬底上形成第一伪栅极和第二伪栅极，所述第一伪栅极和第二伪栅极至少部分位于所述隔离结构上；对所述隔离结构进行刻蚀处理，以在所述隔离结构表面形成凹槽；在所述半导体衬底表面，所述第一伪栅极两侧，所述第二伪栅极两侧和所述凹槽中形成主侧墙材料层，所述主侧墙材料层同时填充所述凹槽内壁；刻蚀所述主侧墙材料层，以在第一伪栅极两侧形成第一主侧墙，在所述第二伪栅极两侧形成第二主侧墙，所述第一主侧墙和第二主侧墙同时形成在所述凹槽内壁。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底具有隔离结构；
在所述半导体衬底上形成第一伪栅极和第二伪栅极，所述第一伪栅极和
第二伪栅极至少部分位于所述隔离结构上；
对所述隔离结构进行刻蚀处理，以在所述隔离结构表面形成凹槽；
在所述半导体衬底表面，所述第一伪栅极两侧，所述第二伪栅极两侧和
所述凹槽中形成主侧墙材料层，所述主侧墙材料层同时填充所述凹槽内壁；
刻蚀所述主侧墙材料层，以在第一伪栅极两侧形成第一主侧墙，在所述
第二伪栅极两侧形成第二主侧墙，所述第一主侧墙和第二主侧墙同时形成在
所述凹槽内壁。
2.如权利要求1所述的形成方法，其特征在于，所述凹槽的深度范围为
3.如权利要求1所述的形成方法，其特征在于，所述刻蚀处理包括湿法刻蚀、
无图案干法刻蚀和SiConi刻蚀的至少其中之一。
4.如权利要求3所述的形成方法，其特征在于，所述湿法刻蚀采用的溶液为
氢氟酸，所述氢氟酸的质量浓度范围为0.1％～10％。
5.如权利要求4所述的形成方法，其特征在于，所述湿法刻蚀采用的温度为
20℃～80℃，所述湿法刻蚀采用的时间为30s～30min。

【专利技术属性】
技术研发人员：单朝杰，于书坤，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31