本发明专利技术提供一种半导体器件的制造方法和电子装置，涉及半导体技术领域。本发明专利技术的方法包括：步骤S101：提供包括半导体衬底以及位于半导体衬底上的栅极结构和层间介电层的前端器件，在层间介电层内形成位于设置于漏区的浅沟槽隔离的上方的虚拟接触孔；步骤S102：在虚拟接触孔内形成虚拟接触孔介电填充层；步骤S103：去除层间介电层位于源线区与漏区的部分以形成接触孔；步骤S104：在接触孔内形成导电连接件。该方法通过先形成虚拟接触孔以及位于虚拟接触孔内的虚拟接触孔介电填充层，然后再进行刻蚀形成接触孔，可以避免接触孔开路以及接触孔与栅极短路。本发明专利技术的电子装置，包括根据上述方法制得的半导体器件，同样具有上述优点。
【技术实现步骤摘要】
本专利技术涉及半导体
，具体而言涉及一种半导体器件的制造方法和电子装 置。
技术介绍
在半导体
中，随着半导体技术工艺节点的不断缩小，接触孔（CT)的尺寸 变得越来越小。通常，对于普通器件而言，当采用28nm W下工艺节点的技术时需要采用自 对准接触孔（SAC)技术；而对于Nor型闪存（Nor Flash)，当采用45皿W下工艺节点的技 术时就需要采用自对准接触孔（SAC)技术。 现有技术的半导体器件的制造方法，在采用自对准接触孔技术形成接触孔时，通 常包括如下步骤；首先，在前端器件上100上形成光刻胶层600,如图IA所示；然后，通过刻 蚀形成接触孔110,如图IB所示。其中，前端器件100通常包括半导体衬底1001、位于其上 的栅极1002 W及位于栅极1002上的栅极硬掩膜1003、位于栅极两侧的侧壁层1004、覆盖 栅极W及半导体衬底的接触孔刻蚀阻挡层（CE化)1005 W及层间介电层1006,如图IA所示。 如果对刻蚀工艺的刻蚀选择比等工艺条件控制地比较合适，形成的接触孔110将如图IB所 示，为上宽下窄的结构，且接触孔的上部分停止于栅极硬掩膜1003与侧壁层1004的上方。 然而，由于刻蚀工艺的刻蚀选择比往往很难控制，因此常常会导致接触孔的良率 比较低，最终导致整个半导体器件的良率很低。具体地，如果刻蚀选择比不够，则侧壁层 1004会被刻蚀掉一部分从而导致栅极1002被暴露出，形成的接触孔110的结构将如图IC 所示，此时可能会造成接触孔与栅极短路。而如果选择比过高，则会导致形成的接触孔110 的底部有层间介电层的残留1011存在，造成接触孔开路，如图ID所示。 由于Nor型闪存与其他逻辑器件相比，在形成接触孔时需要更高的深宽比，并且 过孔（Via)和沟槽（trench)结构需要在接触孔刻蚀的步骤中同时形成，因此，对于Nor型 闪存而言，更容易出现接触孔开路W及接触孔与栅极短路的问题。因此，为解决现有技术中 的送一问题，有必要提出一种新的半导体器件的制造方法。
技术实现思路
针对现有技术的不足，本专利技术提出一种半导体器件的制造方法，所述方法包括： 步骤SlOl ;提供包括半导体衬底W及位于所述半导体衬底上的栅极结构和层间 介电层的前端器件，在所述层间介电层内形成位于设置于漏区的浅沟槽隔离的上方的虚拟 接触孔；[000引步骤S102 ;在所述虚拟接触孔内形成虚拟接触孔介电填充层； 步骤S103 ;去除所述层间介电层位于源线区与漏区的部分W形成接触孔； 步骤S104庙所述接触孔内形成导电连接件。 可选地，在所述步骤SlOl中，形成所述虚拟接触孔的方法包括： 在所述层间介电层上形成在设置于漏区的浅沟槽隔离的上方具有开口的掩膜 层； 利用所述掩膜层对所述层间介电层进行刻蚀，W在所述层间介电层内形成所述虚 拟接触孔。 可选地，所述掩膜层包括光刻胶，并且所述掩膜层通过光刻工艺实现，其中，所述 光刻工艺采用干式或湿式扫描式光刻机实现，或采用纳米压印技术实现，或采用自组装工 艺实现。 可选地，所述栅极结构包括栅极硬掩膜，并且，所述刻蚀采用基于碳氣化合物的等 离子刻蚀，所述刻蚀对所述层间介电层与所述栅极硬掩膜的刻蚀选择比为1~10,所述刻 蚀对所述层间介电层与所述半导体衬底的刻蚀选择比为1~10。 可选地，所述步骤S102包括： 步骤S1021 ;形成覆盖所述虚拟接触孔的底部与侧壁W及所述层间介电层的第一 介电层； 步骤S1022 ;在所述虚拟接触孔的剩余空间内形成第二介电层，对所述第二介电 层进行回刻蚀W使所述第二介电层的上表面低于所述层间介电层的上表面； 步骤S1023;形成覆盖所述第二介电层的第H介电层，对所述第H介电层进行回 刻蚀W暴露出源/漏极区域。 可选地，在所述步骤S1022中，所述回刻蚀采用干法刻蚀或湿法刻蚀实现，其中所 述回刻蚀的刻蚀量为撕0~1500A。 可选地，在所述步骤S102中，形成所述第一介电层、所述第二介电层和所述第H 介电层的方法包括化学气相沉积法、原子层沉积法、或炉管工艺。 可选地，所述栅极结构包括栅极和位于所述栅极之上的栅极硬掩膜，其中，所述栅 极硬掩膜的材料包括二氧化娃、氮化娃或金属，形成所述栅极硬掩膜的方法包括化学气相 沉积法、物理气相沉积法、原子层沉积法或炉管工艺。 可选地，在所述步骤S103中，去除所述层间介电层位于源线区与漏区的部分的方 法包括湿法刻蚀。 可选地，所述前端器件还包括位于所述层间介电层下方的接触孔刻蚀阻挡层，并 且，在所述步骤S103与所述步骤S104之间还包括步骤S1034 ;去除所述接触孔刻蚀阻挡层 位于所述接触孔底部的部分。本专利技术还提供一种电子装置，包括电子组件W及与该电子组件相连的半导体器 件，其中所述半导体器件采用上述任一项所述的半导体器件的制造方法制备。 本专利技术的半导体器件的制造方法，在形成接触孔的工艺中，通过先在拟形成接触 孔的区域外的其他区域（具体地，指设置于漏区的浅沟槽隔离的上方）形成虚拟接触孔 W及位于虚拟接触孔内的虚拟接触孔介电填充层，然后再对层间介电层进行刻蚀形成接触 孔，可W避免出现接触孔开路W及接触孔与栅极短路的问题，因而可W提高半导体器件的 良率。本专利技术的电子装置，由于包括采用上述方法制备的半导体器件，因而同样具有上述优 点。【附图说明】 本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本发 明的实施例及其描述，用来解释本专利技术的原理。 附图中： 图1A、图1B、图IC和图ID为现有技术中的半导体器件的制造方法的形成接触孔 的相关步骤所形成的结构的示意性剖视图； 图2A为现有技术中的半导体器件的制造方法的形成用于形成接触孔的光刻胶层 的步骤所形成的结构的俯视图； 图2B为本实施例一的半导体器件的制造方法的形成掩膜层的步骤所形成的结构 的俯视图； 图3A至图3H为本专利技术实施例一的半导体器件的制造方法的相关步骤形成的结构 的示意性剖视图； 图4为本专利技术实施例一的半导体器件的制造方法的一种示意性流程图。【具体实施方式】 在下文的描述中，给出了大量具体的细节W便提供对本专利技术更为彻底的理解。然 而，对于本领域技术人员而言显而易见的是，本专利技术可W无需一个或多个送些细节而得W 实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进 行描述。 应当理解的是，本专利技术能够W不同形式实施，而不应当解释为局限于送里提出的 实施例。相反地，提供送些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给 本领域技术人员。在附图中，为了清楚，层和区的尺寸W及相对尺寸可能被夸大。自始至终 相同附图标记表示相同的元件。 应当明白，当元件或层被称为"在...上"、"与...相邻"、"连接到"或"禪合到"其 它元件或层时，其可W直接地在其它元件或层上、与之相邻、连接或禪合到其它元件或层， 或者可W存在居间的元件或层。相反，当元件被称为"直接在...上"、"与...直接相邻"、 "直接连接到"或"直接禪合到"其它元件或层时，则不存在居间的元件或层。应当明白，尽管 可使用术语第一、第二、第H等描述各种元件、部件、区、层和/或部分，送些元件、部件、区、 层和/或部分不应当被送些术语限本文档来自技高网...
【技术保护点】
一种半导体器件的制造方法，其特征在于，所述方法包括：步骤S101：提供包括半导体衬底以及位于所述半导体衬底上的栅极结构和层间介电层的前端器件，在所述层间介电层内形成位于设置于漏区的浅沟槽隔离的上方的虚拟接触孔；步骤S102：在所述虚拟接触孔内形成虚拟接触孔介电填充层；步骤S103：去除所述层间介电层位于源线区与漏区的部分以形成接触孔；步骤S104：在所述接触孔内形成导电连接件。
【技术特征摘要】
【专利技术属性】
技术研发人员：张翼英，郑二虎，何其暘，张海洋，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31
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