中介基板及其制法制造技术

一种中介基板及其制法，该制法先提供具有一第一线路层的一承载板，且该第一线路层上具有多个导电柱，再形成一第一绝缘层于该承载板上，且该些导电柱外露于该第一绝缘层，接着形成一第二线路层于各该导电柱上方，且该第二线路层电性连接该些导电柱，再形成一第二绝缘层于该第一绝缘层的第二表面与该第二线路层上，且令该第二线路层的部分表面外露于该第二绝缘层，之后移除该承载板。

【技术实现步骤摘要】

本专利技术涉及一种中介基板，尤指一种封装堆叠结构用的。
技术介绍
随着半导体封装技术的演进,半导体装置(Semiconductor device)已开发出不同的封装类型，而为提升电性功能及节省封装空间，遂堆加多个封装结构以形成封装堆叠结构(Package on Package, PoP),此种封装方式能发挥系统封装(System in Package,简称SiP)异质整合特性，可将不同功用的电子元件，例如:存储器、中央处理器、图形处理器、图像应用处理器等，通过堆叠设计达到系统的整合，适合应用于轻薄型各种电子产品。早期封装堆叠结构是将存储器封装件(俗称存储器IC)通过多个焊球堆叠于逻辑封装件(俗称逻辑IC)上，且随着电子产品更趋于轻薄短小及功能不断提升的需求，存储器封装件的布线密度愈来愈高，以纳米尺寸作单位，因而其接点之间的间距更小；然，逻辑封装件的间距以微米尺寸作单位，而无法有效缩小至对应存储器封装件的间距，导致虽有高线路密度的存储器封装件，却未有可配合的逻辑封装件，以致于无法有效生产电子产品。因此，为克服上述问题，遂于存储器封装件与逻辑封装件之间增设一中介基板(interposer substrate),如，该中介基板的底端电性结合间距较大的具逻辑芯片的逻辑封装件，而该中介基板的上端电性结合间距较小的具存储器芯片的存储器封装件。图1A至图1F为现有中介基板1，I’的制法的剖面示意图。如图1A所示，提供两侧具有金属材1a的一承载板10。如图1B所示，通过图案化制程，以形成多个电性连接垫11于该承载板10上。如图1C所示，通过图案化制程，以电镀形成多个第一导电柱12于该电性连接垫11上。如图1D所不,形成一第一绝缘层13于该承载板10上，以包覆该些第一导电柱12与该些电性连接垫11，且该第一导电柱12的端面齐平该第一绝缘层13的表面。如图1E所示，形成线路层14于该第一绝缘层13与该些第一导电柱12上，再形成多个第二导电柱15于该线路层14上，之后形成第二绝缘层16于该第一绝缘层13上，以包覆该些第二导电柱15与该线路层14并外露该些第二导电柱15的表面，以供作为植球面。如图1F所示，移除全部该承载板10，使该些电性连接垫11外露于该第一绝缘层13的表面。或者，如图1F’所示，图案化蚀刻移除部分该承载板10，使保留的该承载板作为支撑结构10’。然而，现有中介基板I的制法中，如需要使用该第二绝缘层16作为防焊层，需制作该些第二导电柱15以形成植球面，所以增加制程步骤，因而提高成本。因此，如何克服现有技术中的问题，实已成目前亟欲解决的课题。
技术实现思路
鉴于上述现有技术的缺失，本专利技术提供一种，无需制作导电柱，以缩减制程步骤，因而能降低成本。本专利技术的中介基板，包括:一第一绝缘层，其具有相对的第一表面与第二表面；一第一线路层，其形成于该第一绝缘层的第一表面上；多个导电柱，其形成于该第一绝缘层中且设于该第一线路层上并连通至该第一绝缘层的第二表面；一第二线路层，其形成于该第一绝缘层的第二表面与该些导电柱上并电性连接该些导电柱；一第二绝缘层，其形成于该第一绝缘层的第二表面与该第二线路层上，且令该第二线路层的部分表面外露于该第二绝缘层。本专利技术还提供一种中介基板的制法，其包括:提供具有一第一线路层的一承载板，且该第一线路层上具有多个导电柱；形成一第一绝缘层于该承载板上，该第一绝缘层具有相对的第一表面与第二表面，且该第一绝缘层通过其第一表面结合至该承载板上，而该些导电柱外露于该第一绝缘层的第二表面；形成一第二线路层于该第一绝缘层的第二表面与该些导电柱上，且该第二线路层电性连接该些导电柱；形成一第二绝缘层于该第一绝缘层的第二表面与该第二线路层上，且令该第二线路层的部分表面外露于该第二绝缘层；以及移除该承载板，使该第一线路层外露于该第一绝缘层的第一表面。前述的制法中，移除全部该承载板。前述的中，该第一绝缘层以铸模方式、涂布方式或压合方式形成于该承载板上，所以形成该第一绝缘层的材质为铸模化合物、底层涂料或介电材料。前述的中，该第一线路层的表面低于该第一绝缘层的第一表面。前述的中，该导电柱的端面齐平该第一绝缘层的第二表面。前述的中，该第二线路层为多个植球垫。前述的中，该第二线路层的表面齐平该第二绝缘层的表面。前述的中，该第二线路层的表面低于该第二绝缘层的表面。前述的中，该第二绝缘层以铸模方式、涂布方式或压合方式形成者，所以形成该第一绝缘层的材质为铸模化合物、底层涂料或介电材料。另外，前述的中，移除部分该承载板，使保留的该承载板作为设于该第一绝缘层的第一表面上的支撑结构。由上可知，本专利技术，通过该第二线路层含有植球垫，所以无需制作现有导电柱，以缩减制程步骤，因而能降低成本。【附图说明】图1A至图1F为现有中介基板的制法的剖视示意图；其中，图1F’为图1F的另一实施例；以及图2A至图2F为本专利技术的中介基板的制法的剖视示意图；其中，图2F’为图2F的另一实施例。符号说明1，1’，2，2’ 中介基板10, 20承载板10a, 20a金属材10’，20’支撑结构11,210电性连接垫12第一导电柱13，23第一绝缘层14线路层15第二导电柱16，26第二绝缘层21第一线路层21a, 24a, 26a 表面211导电迹线22导电柱22a端面23a第一表面23b第二表面24第二线路层。【具体实施方式】以下通过特定的具体实施例说明本专利技术的实施方式，本领域技术人员可由本说明书所公开的内容轻易地了解本专利技术的其他优点及效果。须知，本说明书所附附图所绘示的结构、比例、大小等，均仅用于配合说明书所公开的内容，以供本领域技术人员的了解与阅读，并非用于限定本专利技术可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本专利技术所能产生的效果及所能达成的目的下，均应仍落在本专利技术所公开的
技术实现思路
得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用于限定本专利技术可实施的范围，其相对关系的改变或调整，在无实质变更
技术实现思路
下，当也视为本专利技术可实施的范畴。图2A至图2F为本专利技术的无核心(coreless)层式中介基板2的制法的剖视示意图。于本实施例中，该中介基板2为芯片尺寸倒装芯片封装(flip-chip chip scalepackage,简称FCCSP)用的载板。 如图2A所TK，提供一承载板20。于本实施例中，该承载板20为基材,例如铜箱基板，但无特别限制，本实施例以铜箔基板作说明，其两侧具有含铜的金属材20a。如图2B所示，通过图案化制程，以形成一第一线路层21于该承载板20上。于本实施例中，该第一线路层21包含多个电性连接垫210与多个导电迹线211。如图2C所示，通过图案化制程，以电镀形成多个导电柱22于该第一线路层21的电性连接垫210上。[0055当前第1页1 2 本文档来自技高网...

【技术保护点】
一种中介基板，其特征在于，包括：一第一绝缘层，其具有相对的第一表面与第二表面；一第一线路层，其形成于该第一绝缘层的第一表面上；多个导电柱，其形成于该第一绝缘层中且设于该第一线路层上并连通至该第一绝缘层的第二表面；一第二线路层，其形成于该第一绝缘层的第二表面与该些导电柱上并电性连接该些导电柱；一第二绝缘层，其形成于该第一绝缘层的第二表面与该第二线路层上，且令该第二线路层的部分表面外露于该第二绝缘层。

【技术特征摘要】
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【专利技术属性】
技术研发人员：许哲玮，许诗滨，刘智文，
申请(专利权)人：恒劲科技股份有限公司，
类型：发明
国别省市：中国台湾;71