N型LDMOS器件及工艺方法技术

本发明专利技术公开了一种N型LDMOS器件，在低阻衬底上具有N型埋层，埋层之上为N型外延，N型外延中具有相互抵靠的P阱和漂移区：所述漂移区中还具有N阱及STI结构；所述P阱中具有LDMOS器件的源区，所述漂移区的N阱中具有LDMOS器件的漏区；所述P阱中还具有重掺杂P型区，将P阱引出；N型外延表面具有LDMOS器件的栅氧化层及多晶硅栅极，多晶硅栅极两侧为侧墙；所述漂移区中的STI结构底部具有重掺杂的多晶硅。通过在漂移区STI底部增加P型掺杂的多晶硅层，在漂移区上方形成P型的辅助耗尽区，降低表面电场强度，使器件具有较低的导通电阻的同时具有较高的击穿电压。本发明专利技术还公开了所述N型LDMOS器件的工艺方法。

【技术实现步骤摘要】

本专利技术设及半导体器件制造领域，特别是指一种N型LDMOS器件，本专利技术还设及所 述N型LDMOS器件的工艺方法。
技术介绍
由于具有耐高压，大电流驱动能力和极低功耗等特点，目前在电源管理电路中被 广泛采用。在LDMOS(LaterallyDiffusedMetalOxideSemiconductor横向双扩散金属 氧化物半导体）器件中，导通电阻是一个重要的指标。如图1所示，为传统的LDMOS器件的 结构示意图，其源区及漏区是重渗杂N型区112,位于P阱107中，P阱107中还具有重渗杂 P型区113将P型阱引出，位于N阱106中。在BCD度ipolar-CMOS-DMO巧工艺中，DMOS虽 然与CMOS集成在同一块忍片中，但由于高耐压和低导通电阻的要求，DMOS在本底区和漂移 区的条件与CMOS现有的工艺条件共享的前提下，其导通电阻较高，往往无法满足开关管应 用的要求。因此，为了制作高性能的LDM0S，需要采用各种方法优化器件的导通电阻。通常 需要在器件的漂移区增加一道额外的N型注入，使器件有较低的导通电阻，而采用运种方 法会降低器件的击穿电压。
技术实现思路
本专利技术所要解决的技术问题是提供一种N型LDMOS器件，具有较低的导通电阻及 较高的击穿电压。 本专利技术还要解决的技术问题在于提供所述N型LDMOS器件的工艺方法。 为解决上述问题，本专利技术所述的N型LDMOS器件，在低阻衬底上具有N型埋层，埋 层之上为N型外延，N型外延中具有相互抵靠的P阱和漂移区： 所述漂移区中还具有N阱及STI结构； 所述P阱中具有LDMOS器件的源区，所述漂移区的N阱中具有LDMOS器件的漏区； [000引所述P阱中还具有重渗杂P型区，将P阱引出；N型外延表面具有LDMOS器件的栅氧化层及多晶娃栅极，多晶娃栅极两侧为侧墙； 所述漂移区中的STI结构底部具有重渗杂的多晶娃。 所述漂移区中STI底部的多晶娃，渗杂类型为P型。 本专利技术所述的N型LDMOS器件的工艺方法，包含如下的工艺步骤： 第1步，在低阻衬底上离子注入形成N型埋层； 第2步，在N型埋层上形成N型外延； 第3步，光刻及刻蚀在N型外延上形成STI沟槽，并在位于漂移区中的STI沟槽中 淀积多晶娃及进行杂质注入； 第4步，在STI沟槽中填充氧化娃并研磨，形成浅槽隔离； 第5步，光刻打开阱区及漂移区，进行离子注入形成N阱、P阱及漂移区；[001引第6步，淀积氧化层及多晶娃，光刻及刻蚀形成栅氧化层及多晶娃栅极； 第7步，淀积氧化娃，刻蚀形成栅极侧墙； 第8步，进行离子注入形成源区、漏区W及将P阱引出的重渗杂P型区；[002。 第9步，进行接触孔工艺，制作金属引线形成电极。 进一步地，所述第1步中，低阻衬底电阻率为0.007~0.013Q?cm。 进一步地，所述第3步中，对STI沟槽中多晶娃注入杂质为铜。 进一步地，所述第7步中，淀积氧化娃厚度为巧日日~3500A，干法刻蚀形成侧墙。本专利技术所述的N型LDMOS器件，通过在漂移区STI底部增加多晶娃层并对其进行 渗杂，在漂移区上方形成P型的辅助耗尽区，利用P型区域辅助耗尽，降低表面电场强度，避 免导通电流增加时出现击穿电压下降的情况，使得器件保持较好特性的前提下，导通电流 大幅增加，使器件有较低的导通电阻，同时保证器件导通状态下击穿电压达到应用要求。本 专利技术所述的工艺方法，与BCD工艺兼容，可集成在BCD工艺中。【附图说明】 图1是传统的LDMOS器件结构示意图； 图2~10是本专利技术N型LDMOS器件的制造工艺步骤示意图；[002引图11是本专利技术电场强度仿真对比图； 图12是是本专利技术N型LDMOS器件的制造工艺流程图。 附图标记说明 101是衬底，102是N型埋层，103是外延，104是多晶娃，105是STI(氧化娃），106 是N阱，107是P阱，108是漂移区，109是栅氧化层，110是多晶娃栅极，111是侧墙，112是 重渗杂N型区（源区，漏区），113是重渗杂P型区，114是接触孔，115是金属。【具体实施方式】 本专利技术所述的N型LDMOS器件如图10所示，在电阻率为0. 007~0. 013Q.cm的 低阻衬底101上具有N型埋层102,埋层102之上为N型外延103,N型外延103中具有相 互抵靠的P阱107和漂移区108 ; 所述漂移区108中还具有N阱106及STI隔离结构105 ; 所述P阱107中具有LDMOS器件的源区112,所述漂移区108的N阱106中具有 LDMOS器件的漏区112 (同为重渗杂N型区，采用同一附图标记）； 所述P阱107中还具有重渗杂P型区113,将P阱107引出；P阱107作为LDMOS 器件的沟道区； N型外延103表面具有LDMOS器件的栅氧化层109及多晶娃栅极110,多晶娃栅极 两侧为侧墙； 所述漂移区108中的STI结构105底部具有重渗杂的多晶娃104。 所述漂移区108中STI结构105底部的多晶娃104,渗杂类型为P型，优选地为铜。上述LDMOS器件通过在漂移区STI底部增加P型辅助耗尽区，降低表面电场强度， 经过仿真如图11所示，图11左上图为传统结构的剖面图，右上图为本专利技术结构的剖面图， 左下图为器件击穿时沿剖面切线方向的电场分布，右下图为器件击穿时沿剖面切线方向的 电压分布。从本专利技术结构与传统结构比较来看，本专利技术结构可使电场分布更加均匀，从而获 得的击穿电压也较高。 本专利技术所述的N型LDMOS器件的工艺方法，包含如下的工艺步骤： 第1步，如图2所示，在电阻率为0.007~0.013Q-cm的低阻衬底101上离子注 入形成N型埋层102。 第2步，在N型埋层102上形成N型外延103。如图3所示。 第3步，光刻及刻蚀在N型外延上形成STI沟槽，并在位于漂移区中的STI沟槽 中淀积多晶娃104及进行P型杂质注入，如图4所示；注入杂质为铜，由于后续要通过热氧 化方法生长栅氧化层并在源漏注入后进行热退火，因此多晶娃层中P型杂质注入采用铜杂 质，W防止其扩散过快压缩漂移区。 第4步，在STI沟槽中填充氧化娃并研磨，形成浅槽隔离结构。如图5所示。 第5步，光刻打开阱区及漂移区，进行离子注入形成N阱106、P阱107及漂移区 108,如图6所示。 第6步，淀积氧化层及多晶娃，光刻及刻蚀形成栅氧化层109及多晶娃栅极110,如 图7所示。 第7步，淀积厚度为2卵日~3日OOA的氧化娃，干法刻蚀形成栅极侧墙111，如图8所 /J、-O[004引第8步，进行离子注入形成源区、漏区W及将P阱引出的重渗杂P型区113,如图9 所示。 第9步，进行接触孔114工艺，制作金属引线115形成电极。器件制作完成，如图 10所示。 W上仅为本专利技术的优选实施例，并不用于限定本专利技术。对于本领域的技术人员来 说，本专利技术可W有各种更改和变化。凡在本专利技术的精神和原则之内，所作的任何修改、等同 替换、改进等，均应包含在本专利技术的保护范围之内。【主权项】1. 一种N型LDMOS器件，在低阻衬底上具有N型埋层，埋层之上为N型外延，N型外延 中具有相互抵靠的P阱和漂移区： 所述漂移区中还具有N阱及STI结构； 所述P阱中具有LDMOS器件的源区，所述漂移区的N阱中具有LDMOS器件的漏本文档来自技高网...

【技术保护点】
一种N型LDMOS器件，在低阻衬底上具有N型埋层，埋层之上为N型外延，N型外延中具有相互抵靠的P阱和漂移区：所述漂移区中还具有N阱及STI结构；所述P阱中具有LDMOS器件的源区，所述漂移区的N阱中具有LDMOS器件的漏区；所述P阱中还具有重掺杂P型区，将P阱引出；N型外延表面具有LDMOS器件的栅氧化层及多晶硅栅极，多晶硅栅极两侧为侧墙；其特征在于：所述漂移区中的STI结构底部具有重掺杂的多晶硅。

【技术特征摘要】

【专利技术属性】
技术研发人员：石晶，钱文生，刘冬华，胡君，段文婷，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31