接触插塞的形成方法技术

一种接触插塞的形成方法，包括：提供基底；在所述基底上形成层间介质层；在所述层间介质层上形成高K介质层；依次蚀刻所述高K介质层和所述层间介质层至露出所述基底形成接触孔；沿所述接触孔，继续蚀刻所述高K介质层，直至所述接触孔位于所述高K介质层部分的直径增大；采用导电材料填充满所述接触孔。所述接触插塞的形成方法既能够降低接触插塞的形成难度，又能够提高所形成接触插塞的质量。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及一种。
技术介绍
在集成电路制造过程中，为了将位于半导体衬底上的CMOS等半导体器件与上层 的金属互连层连接，一般需要在第一层金属互连层与半导体器件层之间的金属前介质层 (Inter-metal Dielectric, IMD)中蚀刻形成接触孔，然后在接触孔中填充鹤、错或铜等 (金属）导电材料以形成接触插塞（contact)。 请参考图1，现有通常包括：提供基底100,基底100上具有 MOS晶体管，MOS晶体管包括栅极结构101，位于栅极结构侧面的侧墙102,位于侧墙下方的 基底内的金属硅化物103 (金属硅化物103位于MOS晶体管的源极或者漏极上）。MOS晶体管 还包括位于栅极结构顶部的金属娃化物层104。基底100上形成刻蚀停止层110 (etch stop layer)覆盖所述MOS晶体管，之后形成覆盖刻蚀停止层110的层间介质层120 (interlayer dielectrics, ILD)，之后在层间介质层120上形成图案化的掩膜层130。 请参考图2,现有通常还包括：以图1中的掩膜层130为掩 模，蚀刻位于相邻侧墙102之间的层间介质层120和刻蚀停止层110,直至形成接触孔111， 接触孔111暴露MOS晶体管的金属硅化物层103,最后采用导电材料（未示出）填充接触孔 111，从而形成接触插塞（未示出）。 随着半导体器件尺寸的不断减小，栅极结构101向着高而窄的方向发展。而高度 较大且宽度较小的栅极结构101意味着图2所示接触孔111的深度必须较大，且接触孔111 的内壁必须较为陡直，以避免潜在的明电压对比（Bright Voltage Contrast, BVC)问题。 然而，形成深度较大且内壁较为陡直的接触孔111本身就无疑是业界的一大挑战，更何况， 即使成功形成深度大且内壁陡直的接触孔111，其填充难度极大，通常现有方法已经难以对 其进行很好的填充，导致最终形成的接触插塞的性能下降。 为此，需要一种新的，以解决现有方法中接触孔难以形成，并 且即使形成后仍然难以很好填充，导致接触插塞性能下降的问题。
技术实现思路
本专利技术解决的问题是提供一种新的，以降低接触插塞的制作 工艺难度，并提高接触插塞的性能。 为解决上述问题，本专利技术提供一种，包括： 提供基底； 在所述基底上形成层间介质层； 在所述层间介质层上形成高K介质层； 依次蚀刻所述高K介质层和所述层间介质层至露出所述基底形成接触孔； 沿所述接触孔，继续蚀刻所述高K介质层，直至所述接触孔位于所述高K介质层部 分的直径增大； 采用导电材料填充满所述接触孔。 可选的，采用各向同性干法刻蚀工艺沿所述接触孔蚀刻所述高K介质层。 可选的，所述各向同性干法刻蚀工艺使所述接触孔位于所述高K介质层部分的直 径增大至原来的1. 5至2. 5倍。 可选的，所述各向同性干法刻蚀工艺采用的气体包括CF4和CHF3, CF4的流量范围 为 IOsccm ~300sccm，CHF3 的流量范围为 IOsccm ~200sccm。 可选的，所述各向同性干法刻蚀工艺采用的压强范围为25mTorr~IOOmTorr,反 应高频功率范围为IOOw~2000w，反应低频功率范围为IOOw~500w。 可选的，所述基底上具有MOS晶体管，所述MOS晶体管具有位于栅极结构侧面的侧 墙，所述依次蚀刻所述高K介质层和所述层间介质层的过程包括： 采用第一次各向异性干法刻蚀工艺蚀刻所述高K介质层和所述层间介质层，直至 所述接触孔的底部与所述栅极结构顶部位于同一平面； 采用第二次各向异性干法刻蚀工艺从所述侧墙顶部所在平面继续蚀刻所述层间 介质层，直至形成所述接触孔。 可选的，所述第一次各向异性干法刻蚀工艺采用的气体包括CF4和CHF3, CF4的流 量范围为IOsccm~300sccm，CHF3的流量范围为IOsccm~200sccm。 可选的，所述第一次各向异性干法刻蚀工艺米用的压强范围为25mTorr~ IOOmTorr,反应高频功率范围为IOOw~2000w，反应低频功率范围为IOOw~2000w。 可选的，所述第二次各向异性干法刻蚀工艺采用的气体包括C4F6、C 4FS、Ar和02， CF4的流量范围为5sccm~50sccm，C4F8的流量范围为IOsccm~50sccm，Ar的流量范围为 IOsccm ~lOOsccm，O2 的流量范围为 5sccm ~lOOsccm。 可选的，所述侧墙顶部到所述层间介质层上表面的高度范围为300A-200QA。 可选的，在所述第二次各向异性干法刻蚀工艺之后，且在所述各向同性干法刻蚀 工艺之前，还包括对所述接触孔进行冲刷的步骤。 可选的，所述冲刷工艺采用的气体包括02、CO2和N 2的至少其中之一。 可选的，在形成所述接触孔之后，且在填充所述接触孔之前，还包括对所述接触孔 进行修复处理的步骤。 可选的，所述修复处理采用的气体包括N2、H2和CO的至少其中之一。 与现有技术相比，本专利技术的技术方案具有以下优点： 本专利技术的技术方案中，在层间介质层上增加高K介质层，一方面，在接触孔的形成 过程中，高K介质层被蚀刻消耗的速率较慢，可以保证所形成接触孔具有较为陡直的侧壁， 降低了接触插塞的形成难度；另一方面，增加各向同性干法刻蚀步骤，使最终形成的接触孔 位于高K介质层部分的直径增大，从而方便后续接触孔的填充。同时，由于层间介质层部分 的接触孔内壁仍然保持陡直，并且，层间介质层的顶部高于侧墙，因此，整个接触插塞仍然 能够与栅极结构保持良好的绝缘关系，并且仍然可以防止明电压对比问题，所述形成方法 不仅降低了接触插塞的形成难度，而且提高了所形成的接触插塞的质量。 进一步，接触孔位于高K介质层部分的平均直径为接触孔位于层间介质层部分平 均直径1. 5~2. 5倍。一方面，当所述两个平均直径之间的比例在1. 5倍以上时，接触孔上 半部分直径增大较明显，后续的填充工艺能够容易进行，并且填充效果好；另一方面，如果 所述两个平均直径之间的比例超过2. 5倍时，会导致不同插塞之间的隔绝作用不理想。 进一步，高K介质层的厚度范围可以为50A~500A。一方面，高K介质层需要的厚 度需要在50A以上，此时高K介质层能够占到全部介质层（全部介质层包括层间介质层和 高K介质层）厚度的一定比例，从而保证后续位于高K介质层中的接触孔能够拓展到足够 的直径大小，从而降低后续接触孔的填充难度；另一方面，高K介质层厚度在500Λ以下，从 而防止最终的接触孔直径拓展太大，导致栅极与介质层之间的绝缘作用遭到破坏，或者导 致相邻接触插塞之间的绝缘作用受到破坏。【附图说明】 图1至图2现有各步骤对应的剖面结构示意图； 图3至图8是本专利技术实施例提供的各步骤对应的剖面结构示 意图。【具体实施方式】 业界普遍认为，为了避免潜在的明电压对比问题，同时也为了避免栅极结构与形 成的导电插塞之间距离太小，需要制作深度较大且内壁较为陡直的接触孔。然而，形成深度 较大且内壁较为陡直的接触孔本身就无疑是业界的一大挑战，并且，深度当前第1页1 2 3 4 本文档来自技高网...

【技术保护点】
一种接触插塞的形成方法，其特征在于，包括：提供基底；在所述基底上形成层间介质层；在所述层间介质层上形成高K介质层；依次蚀刻所述高K介质层和所述层间介质层至露出所述基底形成接触孔；沿所述接触孔，继续蚀刻所述高K介质层，直至所述接触孔位于所述高K介质层部分的直径增大；采用导电材料填充满所述接触孔。

【技术特征摘要】

【专利技术属性】
技术研发人员：张海洋，黄敬勇，何其暘，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31