电子部件用托架制造技术

一种电子部件用托架，该电子部件用托架按照下述方式构成，该方式为：接纳电子部件的多个接纳腔通过形成隔壁的周壁，呈格子状形成，并且将电子部件接纳于上述接纳腔内，其特征在于其包括搁置台阶部，该搁置台阶部搁置形成于上述接纳腔内部的空间周围的电子部件的衬底的缘部；触点接纳空间，该触点接纳空间与搁置台阶部连续，接纳形成于上述电子部件的衬底上的触点组，上述触点接纳空间的周围由倾斜壁围绕，该倾斜壁按照相对垂直面，其坡度大于注射成型时的脱模坡度的方式构成。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及电子部件用托架，更具体地说，本专利技术涉及作为称为“BGA型”的球栅阵列型等的半导体器件而已知的电子部件的运送，检查等的处理所使用的电子部件用托架。
技术介绍
作为半导体芯片而已知的半导体器件等的电子部件按照在晶片等上，搭载集成电路的方式构成，作为代表的类型，人们知道有BGA型的半导体器件的电子部件。这些电子部件是小型的，这一点是公知的，另外，人们还知道其在清洁的空气环境下制造。另外，在电子部件的制造工艺中，为了运送电子部件，有效地对电子部件进行处理以便进行制品检查，防止静电对电子部件的破坏，采用电子部件托架。在过去，所采用的电子部件用托架的一种为在图8中给出外形的形式，在接纳电子部件后，按照多层叠置状态使用，此时，电子部件接纳于形成于沿上下方向重合的电子部件托架之间的空间内。在使电子部件用托架处于叠置状态而形成的空间内，接纳电子部件，对该电子部件进行处理，所接纳的电子部件具有其整体尺寸象图8所示的那样，伴随时间的推移而减小的倾向，在目前，呈现有一条边长度小于1cm的正方形的类型。图10表示该电子部件用托架50，如上所述，多个电子部件100接纳于该托架50中。在该电子部件用托架50中，按照格子状的规则排列方式，形成有方形的部件接纳腔51。其中的一个部件接纳腔51中的一部分是作为图11，图12中的放大剖视图而表示的，在该图中，标号52表示围绕部件接纳腔51的周围的周壁，该周壁52的内壁面52A朝向中心部带有坡度，呈方型的研钵状，顶面为以较大程度敞开的开口部53。与该壁52保持连续的底端部形成处于接近基本垂直状态的周壁52B，使该周壁52B，相对垂直面，具有稍小的，比如，7度的坡度，以便于容易在注射成型时，实现脱模，但是在电子部件接纳方面，与垂直壁没有任何不同。另外，相对周壁52B，形成基本垂直状态的台阶部54，其连续地形成，搁置电子部件100的边缘的台阶部54呈朝向部件接纳空间51的内侧，按照搁板状扩展的形状。与该台阶部54连续，基本相垂直的周壁55按照具有7度的脱模坡度的方式形成，由该周壁55围绕的空间构成形成于电子部件100的衬底的一个面上的触点组的接纳空间56。该周壁55的底端部构成底面部57，按照平面形状，朝向内侧呈板状的方式而扩展。为了减轻托架的重量，减小材料费用，该底面部57的中心部形成通孔57A。下面对在象上述那样构成的电子部件用托架10中，接纳有作为BGA型的半导体芯片的电子部件100的场合进行描述。该电子部件100为正方形等的方形，在格子状的部件接纳空间11中各自独立地接纳有电子部件100。在电子部件100中，在衬底101上以规则的排列方式形成有多个半球状的触点102，仅仅在衬底周围，残留有没有触点的周缘部103。在比如，图8所示的电子部件100的衬底101的外形呈一条边长度是4.45mm的方形的场合，其缘部103的宽度小于0.345mm，以搁置于上述台阶部54上的方式接纳衬底101的缘部103，以便该电子部件100的触点组处于完全不与触点接纳空间56的内部接触的状态。
技术实现思路
此时，从衬底101的尺寸具有公差的关系方面来说，在于台阶部54上，电子部件100沿左右方向移动的场合，位于最远端的触点102X与周壁55接触而破损，另外，在于托架的叠置状态，将正反面调转时，在极端的场合，由于电子部件100在台阶部54上的搭接部较小而小于0.5mm，故衬底101的周缘部103的一边从台阶部14掉落，位于较低的位置的触点102与底面部56接触，发生破损。当通过图8，图9，对该状态进行描述时，在电子部件用托架50中，在一个板状的部件上，按照格子状并排的方式形成有电子接纳空间51，各部件接纳空间51设定为这样的尺寸，其中，该空间大于电子部件100的投影面积，在包括台阶部54的平面内，接纳有电子部件100，缘部103搁置于台阶部54上，但是，从形成于电子部件的衬底101上的周缘部103，103的距离，换言之，衬底101的一边的长度具有公差的关系来说，搁置于台阶部54上的搭接部具有偏差，具有可充分地搭接于台阶部54上的情况，以及在周缘部103上，只有一点的搭接部的情况。换言之，在以搁置于台阶部54的方式接纳电子部件100的缘部103的场合，由于在电子部件100的周围与周壁52B之间具有间隙，故在偏向任何的方向而搁置的场合，象图12所示的那样，位于端部的触点102X与台阶部54下的周壁55接触，发生破损。另外，象图13所示的那样，在电子部件100的一侧的缘部103A从台阶部54掉落的状态的场合，半球状的端部的触点102X与触点接纳空间56的底面部57接触，这也有发生破损的危险。人们认为其中的一个原因在于，周壁55按照相对底面部57，接近基本相垂直的姿势形成。比如，在电子部件100的衬底101的一侧的缘部103从台阶部54掉落的状态，由于没有在掉落到底面部57上的途中支承的部分，故该缘部103直接掉落到底面部57上。为了解决上述这样的课题，本专利技术涉及一种电子部件用托架，该电子部件用托架按照下述方式构成，该方式为接纳电子部件的多个接纳腔通过形成隔壁的周壁，呈格子状形成，并且将电子部件接纳于上述接纳腔内，其特征在于其包括搁置台阶部，该搁置台阶部搁置形成于上述接纳腔内部的空间周围的电子部件的衬底的缘部；触点接纳空间，该触点接纳空间与搁置台阶部连续，接纳形成于上述电子部件的衬底上的触点组，上述触点接纳空间的周围由倾斜壁围绕，该倾斜壁按照相对垂直面，其坡度大于注射成型时的脱模坡度的方式构成，由此，即使在电子部件放置于偏向水平方向的位置的情况下，在触点与倾斜壁之间，仍保持有间隙，触点不与上述倾斜壁接触，另外，即使在电子部件的一边从台阶部掉落这样的情况下，通过上述倾斜壁，支承该一边，该边不掉落到底面部上。另外，本专利技术的特征在于大于上述脱模坡度的坡度为相对上述接纳腔的中心线，在40°～50°的范围内的倾斜角度，由此，如果电子部件的触点均不与倾斜壁接触，则即使在缘部与台阶部脱开，处于掉落姿势的情况下，其仍与倾斜壁的途中位置接触，可阻止其掉落，触点不与底面部接触。此外，本专利技术的特征在于上述触点接纳空间的底面为在中心部具有通孔的底面部，在该底面部的底侧，具有接纳电子部件的与触点组相反一侧的空间，当处于与另一电子部件用托架叠置状态时，与上述接纳腔一起，形成接纳电子部件的空间，由此，如果按照在叠置状态重合的方式使用，则可形成独立的接纳空间，处于从周围保护电子部件的接纳状态。还有，本专利技术的特征在于在电子部件用托架重合时，由上方的托架的周围壁，与下方的托架的分隔壁所围绕的空间内部形成电子部件的接纳腔，两者的壁面内侧呈倾斜状，由此，即使在电子部件的周缘部103与台阶部脱开的情况下，通过限制脱离的缘部的角部，衬底仍不掉落到底面部上。再有，本专利技术的特征在于上述电子部件为球栅阵列型、板栅阵列型、倒装片型的半导体芯片，由此，即使为从衬底表面突出的触点，或为形成于表面的触点，也可确实进行保护。显然，本专利技术的目的在于提供下述托架，其解决上述那样的技术课题，防止静电造成的破损，另外，可确实防止在触点组与托架直接接触时产生的破损。如上所述，本专利技术涉及一种电子部件用托架，该电子部件用托架按照下述方式构成，该方式为接纳电子部件的多个接本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：小野浩一，手嶋国弘，
申请(专利权)人：小野浩一，株式会社大川金型设计事务所，
类型：发明
国别省市：